W dniu 2013-10-18 09:39, s...@g...com pisze:
>> >
>> >Zobacz jak to jest połączone po kompilacji ( brak lepszego słowa )
>> >
> Implementacji.
>
>> >
>> >
>> >Jeżeli łączy to w obrębie normalnej logiki to raczej można zapomnieć o
>> >
>> >odbieraniu prawie 1Gb/s.
>> >
>> >
>> >
>> >Odbieranie przy takiej prędkości możliwe jest tylko przy użyciu serdesa.
>> >
>> >
> Też tak myślałem, ale chyba jednak się da. Tak na nosa czuję że da się. Jak wyżej
wspomniałem, testy świrują tylko na niektórych bitach, więc jestem blisko. Wydaje mi
się, że trzeba pomanewrować tylko pikosekundami opóżnień danych, coby budzik trafił w
oczko.. Tylko jak używać IODELAY2, to za cholerę nie wiem. Jak masz ochotę i czas, to
poczytaj dokumentację. Może Ty lepiej to ode mnie załapiesz i coś podpowiesz. X z
reguły ma bdb dokumentację, ale akurat w tym temacie oceniam na ndst. A że chyba
raczej da się to zrobć, to przeczytaj poniżej co napisał mi gostek z TI:
>
> Hi,
>
> I had not seen the XAPP1064 before, but just took a quick glance at it. I am
familiar with the XAPP866 and we do*not* implement the interface to the ADS5282 that
way in our TSW1200. We found the use of the ISERDES and the DCM blocks to be overly
complex and we found it difficult to get all the ISERDES needed for the 8 channels
reset and synchronized together.
>
> Attached is a sketch of how we implement the ADC to FPGA interface in our TSW1200.
The TSW1200 uses a Virtex4, but i believe the Spartan6 should also have the IDELAY
cells available.
>
> The first thing that must be accomplished is getting the data latched into the FPGA
using the DDR bit clock. The IDDR cell was used which simply latches the data on the
rising edge and again on the falling edge. Then it ourputs the rising edge bit and
the falling edge bit on the same clock edge. Since the DDR clock from the ADC is
centered in the valid timing of the bit, and in the FPGA the clock must go through a
clock buffer, there must be a way of making the data bit get to the IDDR cell at the
right time to meet the setup and hold time of the IDDR cell. The IDELAY cell is used
to delay the data to meet setup and hold times intot he IDDR.
>
> Now the the serial data is latched into the FPGA correctly, the next step is to
deserialize the data back down to the sample clock rate. To do this i build a shift
register of flipflops after the IDDR cell until i have my 12 bits of sample data held
in flipflops. Then at the right time i need to load those 12 bits of sample data
into a parallel register to hold the deserialized sample. The way to determine when
to load the data into the parallel register is to look at the FCLK or frame clock
signal. I bring the frame clock into an IDDR cell just like it was another data
channel. Don't be misled by the name of the signal as frame clock and try to use it
as a clock right away; consider the frame clock to be a data bit with a known pattern
so that you can look at the frame clock to see where the first bit of the sample data
is when you deserialize the data. I look for the place in the frame clock pattern
where the bit was low and next it was high to tell me when to make the sig
nal to load the deserialized data in to the parallel data register. Only*then* do i
take the frame clock signal from the IDDR cell and route it to a clock buffer to
become the sample clock inside the FPGA to clock the deserialized data samples.
>
> I find this to be the simplest and most robust way of getting the serial data from
the ADS5282 into an FPGA, without the need for PLLs or DCMs or ISERDES.
>
> Regards,
>
> Richard
>

Gdzie widzisz problem z dodaniem IDELAY ?
Z tego co czytałem ma to prosty interfejs z sygnałem INC / DEC delay.
Czyli podobnie jak w A jedna iteracja z tymi sygnałami powoduje
zwiększenie lub zmniejszenie opóźnienia o ileś tam ps.
No i trzeba jechać aż się zatrzasną dobre dane.

Pzdr

Adam