Niejaki "sq6ade" na elektrodzie, w wątku:
http://www.elektroda.pl/rtvforum/topic223810.html
napisał, że ktoś kiedyś tam, bliżej nieokreślony człowiek, wymyślił jako
ciekawostkę sterownik do syntezy SAA1057 na pamięci EPROM.
Czyli zapewne zapakował do kolejnych komórek odpowiednio przygotowane bity
odpowiadające dwóm słowom A i B jakie wysyła się do syntezy, i w takt zegara
którym
adresował pamięć ładował je do syntezy (zapewne jeszcze było tak kilka
kostek współpracujących aby wygenerować kompletną ramkę jaką rozumie ta
synteza).
Pytałem o ten schemat sq6ade, ale bez odzewu - jakby chłop umarł (?)
Google też coś milczą na próbę wyszukania schematu, o którym wspomniano.
Ktoś może natknął się na ten schemat gdzie zwykła pamięć EPROM robi za
sterownik do SAA1057? Chciałbym zobaczyć jak to sobie ktoś wymyślił.

do góry

użytkownik jedrek napisał:

> ciekawostkę sterownik do syntezy SAA1057 na pamięci EPROM.

Na hdd mam takie coś.

http://ifotos.pl/z/aahrapw

Teraz wsadza się PICa.

do góry

http://ifotos.pl/z/aahrapw

Powstaje pytanie jak tam jest realizowana zasada, że dane na lini SDA
pojawią się wcześniej niż impuls zegarowy na SCL, bo nie widzę tam żadnej
linii opóźniającej na SCL lub innego układu który wymusi to przesunięcie na
wyjściu z pamięci (a przecież pamięć takt dla SCL i SDA wystawia
jednocześnie), by pamięć zdążyła "wcześniej" wypluć stabilny stan dla SDA, a
dopiero potem pojawił się impuls zegara na nóżce 5 syntezy - czyli SCL.
A tu wręcz nóżka 4 syntezy czyli SDA dostaje dodatkowego opóźnienia -
szeregowy rezystor 4k7 wraz z pojemnością wejścia nóżki 4 tworzy filtr
dolnoprzepustowy i jakieś tam kilka ns jescze je opóźni zamiast przyspieszyć
względem zegara.

do góry

jedrek pisze:
> http://ifotos.pl/z/aahrapw
>
> Powstaje pytanie jak tam jest realizowana zasada, że dane na lini SDA
> pojawią się wcześniej niż impuls zegarowy na SCL, bo nie widzę tam
> żadnej linii opóźniającej na SCL lub innego układu który wymusi to
> przesunięcie na wyjściu z pamięci (a przecież pamięć takt dla SCL i SDA
> wystawia jednocześnie), by pamięć zdążyła "wcześniej" wypluć stabilny
> stan dla SDA, a dopiero potem pojawił się impuls zegara na nóżce 5
> syntezy - czyli SCL.

No, jak to zrobić bez linii opóźniającej? Jest to banalne, zobaczmy czy
na to wpadniesz.

[..]


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

do góry

użytkownik AlexY napisał:
> jedrek pisze:
> > http://ifotos.pl/z/aahrapw
> >
> > Powstaje pytanie jak tam jest realizowana zasada, że dane na lini SDA
> > pojawią się wcześniej niż impuls zegarowy na SCL, bo nie widzę tam
> > żadnej linii opóźniającej na SCL lub innego układu który wymusi to
> > przesunięcie na wyjściu z pamięci (a przecież pamięć takt dla SCL i SDA
> > wystawia jednocześnie), by pamięć zdążyła "wcześniej" wypluć stabilny
> > stan dla SDA, a dopiero potem pojawił się impuls zegara na nóżce 5
> > syntezy - czyli SCL.
>
> No, jak to zrobić bez linii opóźniającej? Jest to banalne, zobaczmy czy
> na to wpadniesz.
>
> [..]


Będzie podpowiedź, w pamięci jest dużo miejsca:)

do góry

V.L.Pinkley pisze:
> użytkownik AlexY napisał:
>> jedrek pisze:
>>> http://ifotos.pl/z/aahrapw
>>>
>>> Powstaje pytanie jak tam jest realizowana zasada, że dane na lini SDA
>>> pojawią się wcześniej niż impuls zegarowy na SCL, bo nie widzę tam
>>> żadnej linii opóźniającej na SCL lub innego układu który wymusi to
>>> przesunięcie na wyjściu z pamięci (a przecież pamięć takt dla SCL i SDA
>>> wystawia jednocześnie), by pamięć zdążyła "wcześniej" wypluć stabilny
>>> stan dla SDA, a dopiero potem pojawił się impuls zegara na nóżce 5
>>> syntezy - czyli SCL.
>>
>> No, jak to zrobić bez linii opóźniającej? Jest to banalne, zobaczmy czy
>> na to wpadniesz.
>>
>> [..]
>
>
> Będzie podpowiedź, w pamięci jest dużo miejsca:)

Ej no.. aspekt edukacyjny miał być.


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

do góry

On 08/04/2017 13:33, AlexY wrote:
> jedrek pisze:
>> http://ifotos.pl/z/aahrapw
>>
>> Powstaje pytanie jak tam jest realizowana zasada, że dane na lini SDA
>> pojawią się wcześniej niż impuls zegarowy na SCL, bo nie widzę tam
>> żadnej linii opóźniającej na SCL lub innego układu który wymusi to
>> przesunięcie na wyjściu z pamięci (a przecież pamięć takt dla SCL i SDA
>> wystawia jednocześnie), by pamięć zdążyła "wcześniej" wypluć stabilny
>> stan dla SDA, a dopiero potem pojawił się impuls zegara na nóżce 5
>> syntezy - czyli SCL.
>
> No, jak to zrobić bez linii opóźniającej? Jest to banalne, zobaczmy czy
> na to wpadniesz.
>
> [..]
>
>

w dzisiejszych czasach najlepiej użyć i2c jeśli ma to być TSA5511 a
trupa SAA1057 lepiej nie wskrzeszać. :-)

c.

do góry

Cezar pisze:
>> jedrek pisze:
>>> http://ifotos.pl/z/aahrapw
[..]
> w dzisiejszych czasach najlepiej użyć i2c jeśli ma to być TSA5511 a
> trupa SAA1057 lepiej nie wskrzeszać. :-)

Na schemacie z linka nie ma i2c.


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

do góry

AlexY pisze:
> Cezar pisze:
>>> jedrek pisze:
>>>> http://ifotos.pl/z/aahrapw
> [..]
>> w dzisiejszych czasach najlepiej użyć i2c jeśli ma to być TSA5511 a
>> trupa SAA1057 lepiej nie wskrzeszać. :-)
>
> Na schemacie z linka nie ma i2c.

Wróć, zamotałeś, o zadaniu na TSA5511 właśnie mowa.


--
AlexY
http://faq.enter.net.pl/simple-polish.html
http://www.pg.gda.pl/~agatek/netq.html

do góry