-
Data: 2014-12-22 15:32:22
Temat: XILINX - co jest grane?
Od: s...@g...com szukaj wiadomości tego autora
[ pokaż wszystkie nagłówki ]W zasadzie jest to kontynuacja tematu sprzed paru dni związana z JTAGiem.
Niestety porady z poprzedniego wątka nie pomogły. W międzyczasie wykonałem parę
eksperymentów, które opiszę. Problem dotyczy "zacinającego" się zagara.
Najpierw odnośnie fragmentu projektu:
1) Do FPGA(XC6SLX45) wjeżdża zegar 20MHz parą różnicową LVDS z kostki AD9512.
Używam wyjść OUT3 i OUT4 (standard LVDS).
2) W FPGA daję bufor IBUFGDS (ustawiam terminację na TRUE), jadę z wyjścia na CLK
licznika i z dowolnego bitu wychodzę na zewnątrz i obserwuję na oscyloskopie.
3) Wszystkie banki mają VCCO=2.5V, VCCAUX też 2.5V
4) Napięcie 2.5V robię z napięcia USB (5V) z wykorzystaniem ADP2106. Schemat na
pierwszej stronie:
http://www.analog.com/static/imported-files/data_she
ets/ADP2105_2106_2107.pdf
5) To napięcie leci też na złącze JTAG'a na VREF.
==========================
No i teraz jaja:
1) spinam wszystko do kupy, programuję JTAGIEM układ, wszystko jest cacy, przebiegi
na oscylu eleganckie i stabilne.
2) Teraz wystarczy że odłączę zasilanie do XILINX platform cable, czyli wyjmę dziada
z portu USB, no i przebieg na oscylu dostaje "czkawki".
3) Robię kolejny eksperyment: programuję flasha konfiguracyjnego tak, aby
konfiguracja FPGA robiła się bez wykorzystania JTAGa. OK, FPGA się konfiguruje
prawidłowo, ale nadal "czkawka".
4) Wpinam z Xilinx Platform Cable do swojego badziewia tylko 2 druty: GND i VREF.
Moje_Badziewie_2.5V => X_P_Cable_VREF. I zaś to samo, jeżeli zasilanie XPC jest
włączone, to wszystko jest OK. Jeżeli nie, to "czkawka".
5) Aha, czyli gdzieś tutaj jest jajco. Robię podstawowe pomiary na samym XPC na
wejściu VREF. Napięcie zgodnie z przewidywaniami na VREF=0V bez względu na to czy XPC
jest podłączone do USB czy nie. Natomiast rezystancja pomiędzy VREF a GND jest oo
przy nie zasilonym XPC i 40Kohm przy zasilonym.
6) Eksperymentuję z różnymi wartościami dodatkowego obciążenia na moim badziewiu
(VREF<=>GND), dalej "czkawka".
Nosz k@#$a !!! Brak mi dalej pomysłów. Co Wy na to? Najchętniej podglądnął bym
schemat Xilinx Platform Cable. Macie jakiś namiar?
Następne wpisy z tego wątku
- 22.12.14 17:01 platformowe głupki
- 22.12.14 17:21 s...@g...com
- 22.12.14 18:10 platformowe głupki
- 22.12.14 20:06 Piotrek
- 22.12.14 21:11 s...@g...com
- 22.12.14 22:37 s...@g...com
- 22.12.14 22:54 s...@g...com
- 23.12.14 12:23 Adam Górski
- 23.12.14 19:44 platformowe głupki
- 23.12.14 21:24 s...@g...com
Najnowsze wątki z tej grupy
- A jednak nie kondensatory
- Re: A jednak nie kondensatory
- odzysk z panela PV
- tuner i silnik od rolety
- Przednia lampka rowerowa Basta / AXA pod dynamo w piaście
- Boję siię capa...
- Efekt gitarowy koda kd-30 trash metal
- Re: Efekt gitarowy koda kd-30 trash metal
- Wykrywanie przerwy w długim przewodzie zakopanym w ziemi.
- PT500
- supercap
- Procesor NMOS i karta CF
- Jak sprawdzic uC
- radyjko znalazłem
- Telewizor przestał widzieć sygnał z anteny
Najnowsze wątki
- 2024-06-05 [ot] spec od renowacji/reperacji kurtek skorzanych
- 2024-06-05 Koszt przywrócenia wychodnego numerowi w Plusie
- 2024-06-06 korki prawie takie same
- 2024-06-05 Takie elektryki mają sens ale czy z Francuską MARŻĄ?
- 2024-06-05 Warta S.A. - przyjęta odpowiedzialność?
- 2024-06-04 nie zna życia ten
- 2024-06-06 A jednak nie kondensatory
- 2024-06-06 Re: A jednak nie kondensatory
- 2024-06-06 Wymiana SIM Aero2
- 2024-06-06 Gdańsk => Programista Full Stack .Net <=
- 2024-06-06 Warszawa => Senior React Native Developer <=
- 2024-06-06 Gdańsk => Head of International Freight Forwarding Department <=
- 2024-06-06 Warszawa => Kierownik Działu Spedycji Międzynarodowej <=
- 2024-06-05 Olsztyn => Sales Specialist <=
- 2024-06-05 Ulm => Integration & Test Engineer <=