W zasadzie jest to kontynuacja tematu sprzed paru dni związana z JTAGiem.
Niestety porady z poprzedniego wątka nie pomogły. W międzyczasie wykonałem parę
eksperymentów, które opiszę. Problem dotyczy "zacinającego" się zagara.

Najpierw odnośnie fragmentu projektu:

1) Do FPGA(XC6SLX45) wjeżdża zegar 20MHz parą różnicową LVDS z kostki AD9512.
Używam wyjść OUT3 i OUT4 (standard LVDS).

2) W FPGA daję bufor IBUFGDS (ustawiam terminację na TRUE), jadę z wyjścia na CLK
licznika i z dowolnego bitu wychodzę na zewnątrz i obserwuję na oscyloskopie.

3) Wszystkie banki mają VCCO=2.5V, VCCAUX też 2.5V

4) Napięcie 2.5V robię z napięcia USB (5V) z wykorzystaniem ADP2106. Schemat na
pierwszej stronie:

http://www.analog.com/static/imported-files/data_she
ets/ADP2105_2106_2107.pdf

5) To napięcie leci też na złącze JTAG'a na VREF.

==========================

No i teraz jaja:

1) spinam wszystko do kupy, programuję JTAGIEM układ, wszystko jest cacy, przebiegi
na oscylu eleganckie i stabilne.

2) Teraz wystarczy że odłączę zasilanie do XILINX platform cable, czyli wyjmę dziada
z portu USB, no i przebieg na oscylu dostaje "czkawki".

3) Robię kolejny eksperyment: programuję flasha konfiguracyjnego tak, aby
konfiguracja FPGA robiła się bez wykorzystania JTAGa. OK, FPGA się konfiguruje
prawidłowo, ale nadal "czkawka".

4) Wpinam z Xilinx Platform Cable do swojego badziewia tylko 2 druty: GND i VREF.
Moje_Badziewie_2.5V => X_P_Cable_VREF. I zaś to samo, jeżeli zasilanie XPC jest
włączone, to wszystko jest OK. Jeżeli nie, to "czkawka".

5) Aha, czyli gdzieś tutaj jest jajco. Robię podstawowe pomiary na samym XPC na
wejściu VREF. Napięcie zgodnie z przewidywaniami na VREF=0V bez względu na to czy XPC
jest podłączone do USB czy nie. Natomiast rezystancja pomiędzy VREF a GND jest oo
przy nie zasilonym XPC i 40Kohm przy zasilonym.

6) Eksperymentuję z różnymi wartościami dodatkowego obciążenia na moim badziewiu
(VREF<=>GND), dalej "czkawka".

Nosz k@#$a !!! Brak mi dalej pomysłów. Co Wy na to? Najchętniej podglądnął bym
schemat Xilinx Platform Cable. Macie jakiś namiar?

do góry

nie chce mi się tego czytać, ale znam podobne przypadki z prockami,
spróbowałbym najpierw wywalić kwarca i zastąpić go generatorem...

jebać euro!

do góry

W dniu poniedziałek, 22 grudnia 2014 17:01:24 UTC+1 użytkownik platformowe głupki
napisał:
> nie chce mi się tego czytać, ale znam podobne przypadki z prockami,
> spróbowałbym najpierw wywalić kwarca i zastąpić go generatorem...

Jakiego kwarca?

do góry

no chyba nie poganiasz go układem R-C?

do góry

On 2014-12-22 15:32, s...@g...com wrote:
>
> Nosz k@#$a !!! Brak mi dalej pomysłów. [...]
>

Znaczy się pora przeczytać w dokumentacji ;-)

Możesz gdzieś wrzucić okolice JTAG-owe?

Piotrek

do góry

W dniu poniedziałek, 22 grudnia 2014 18:10:45 UTC+1 użytkownik platformowe głupki
napisał:
> no chyba nie poganiasz go układem R-C?

A pisałem coś o kwarcu?

do góry

W dniu poniedziałek, 22 grudnia 2014 20:06:52 UTC+1 użytkownik Piotrek napisał:
> On 2014-12-22 15:32, s...@g...com wrote:
> >
> > Nosz k@#$a !!! Brak mi dalej pomysłów. [...]
> >
>
> Znaczy się pora przeczytać w dokumentacji ;-)
>
> Możesz gdzieś wrzucić okolice JTAG-owe?
>

Tu nie ma w zasadzie co wrzucać. Schemat jest taki :
[Konektor_JTAG_TDI]=>[FPGA_TDI],[FPGA_TDO]=>[FLASH_T
DI],[FLASH_TDO]=>[Konektor_JTAG_TDO]. TMS i TCK spięte razem do kupy i tyle.
VREF=>2.5V, GND-wiadomo.PCB też nie ma co wrzucać, bo 8-warstwowe i bez softu na
którym robię guzik da się zobaczyć.

Ale samego JTAG'a chyba nie ma się co czepiać, bo programowanie działa cacy,
ChipScope też. Jajco polega na tym, że przy podłączonym VREF(2.5V) i GND z mojego
badziewia do Xilinx Platform Cable wszystko jest OK (badziewie działa poprawnie),
przy braku owego bądź nie podłączeniu XPC do zasilania(USB), moje badziewie zachowuje
się chimerycznie. Konfigurację trzyma, ale dostaje lekkiego "świrowania" przy
interpretacji stanów wejściowych LVDS.

do góry

W dniu poniedziałek, 22 grudnia 2014 18:10:45 UTC+1 użytkownik platformowe głupki
napisał:
> no chyba nie poganiasz go układem R-C?

Żaden kwarc, żadne R-C. Poganiam zegarem z kukułką.

do góry

On 2014-12-22 22:37, s...@g...com wrote:
> W dniu poniedziałek, 22 grudnia 2014 20:06:52 UTC+1 użytkownik Piotrek napisał:
>> On 2014-12-22 15:32, s...@g...com wrote:
>>>
>>> Nosz k@#$a !!! Brak mi dalej pomysłów. [...]
>>>
>>
>> Znaczy się pora przeczytać w dokumentacji ;-)
>>
>> Możesz gdzieś wrzucić okolice JTAG-owe?
>>
>
> Tu nie ma w zasadzie co wrzucać. Schemat jest taki :
> [Konektor_JTAG_TDI]=>[FPGA_TDI],[FPGA_TDO]=>[FLASH_T
DI],[FLASH_TDO]=>[Konektor_JTAG_TDO]. TMS i TCK spięte razem do kupy i tyle.
VREF=>2.5V, GND-wiadomo.PCB też nie ma co wrzucać, bo 8-warstwowe i bez softu na
którym robię guzik da się zobaczyć.
>
> Ale samego JTAG'a chyba nie ma się co czepiać, bo programowanie działa cacy,
ChipScope też. Jajco polega na tym, że przy podłączonym VREF(2.5V) i GND z mojego
badziewia do Xilinx Platform Cable wszystko jest OK (badziewie działa poprawnie),
przy braku owego bądź nie podłączeniu XPC do zasilania(USB), moje badziewie zachowuje
się chimerycznie. Konfigurację trzyma, ale dostaje lekkiego "świrowania" przy
interpretacji stanów wejściowych LVDS.
>

A pullup-y i pulldown-y na JTAGU oraz innych pinach ?
A nie jest tak że tam masy brakuje pomiędzy sprzętem pomiarowym a płytą
z FPGA ?

Adam

do góry

a montujesz pewnie klejem do klejarki i sznurkiem (jak zaleca wspólnota
europejska)...

do góry