eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaXILINX - co jest grane? › XILINX - co jest grane?
  • X-Received: by 10.140.28.11 with SMTP id 11mr4979qgy.21.1419258742299; Mon, 22 Dec
    2014 06:32:22 -0800 (PST)
    X-Received: by 10.140.28.11 with SMTP id 11mr4979qgy.21.1419258742299; Mon, 22 Dec
    2014 06:32:22 -0800 (PST)
    Path: news-archive.icm.edu.pl!agh.edu.pl!news.agh.edu.pl!news.cyf-kr.edu.pl!news.nask
    .pl!news.nask.org.pl!news.unit0.net!news.glorb.com!h15no16042692igd.0!news-out.
    google.com!r1ni76qat.1!nntp.google.com!dc16no1155408qab.1!postnews.google.com!g
    legroupsg2000goo.googlegroups.com!not-for-mail
    Newsgroups: pl.misc.elektronika
    Date: Mon, 22 Dec 2014 06:32:22 -0800 (PST)
    Complaints-To: g...@g...com
    Injection-Info: glegroupsg2000goo.googlegroups.com; posting-host=185.53.155.172;
    posting-account=67yd9woAAAAHUu8VHyA7Js47M98NE3m3
    NNTP-Posting-Host: 185.53.155.172
    User-Agent: G2/1.0
    MIME-Version: 1.0
    Message-ID: <9...@g...com>
    Subject: XILINX - co jest grane?
    From: s...@g...com
    Injection-Date: Mon, 22 Dec 2014 14:32:22 +0000
    Content-Type: text/plain; charset=ISO-8859-2
    Content-Transfer-Encoding: quoted-printable
    Xref: news-archive.icm.edu.pl pl.misc.elektronika:676045
    [ ukryj nagłówki ]

    W zasadzie jest to kontynuacja tematu sprzed paru dni związana z JTAGiem.
    Niestety porady z poprzedniego wątka nie pomogły. W międzyczasie wykonałem parę
    eksperymentów, które opiszę. Problem dotyczy "zacinającego" się zagara.

    Najpierw odnośnie fragmentu projektu:

    1) Do FPGA(XC6SLX45) wjeżdża zegar 20MHz parą różnicową LVDS z kostki AD9512.
    Używam wyjść OUT3 i OUT4 (standard LVDS).

    2) W FPGA daję bufor IBUFGDS (ustawiam terminację na TRUE), jadę z wyjścia na CLK
    licznika i z dowolnego bitu wychodzę na zewnątrz i obserwuję na oscyloskopie.

    3) Wszystkie banki mają VCCO=2.5V, VCCAUX też 2.5V

    4) Napięcie 2.5V robię z napięcia USB (5V) z wykorzystaniem ADP2106. Schemat na
    pierwszej stronie:

    http://www.analog.com/static/imported-files/data_she
    ets/ADP2105_2106_2107.pdf

    5) To napięcie leci też na złącze JTAG'a na VREF.

    ==========================

    No i teraz jaja:

    1) spinam wszystko do kupy, programuję JTAGIEM układ, wszystko jest cacy, przebiegi
    na oscylu eleganckie i stabilne.

    2) Teraz wystarczy że odłączę zasilanie do XILINX platform cable, czyli wyjmę dziada
    z portu USB, no i przebieg na oscylu dostaje "czkawki".

    3) Robię kolejny eksperyment: programuję flasha konfiguracyjnego tak, aby
    konfiguracja FPGA robiła się bez wykorzystania JTAGa. OK, FPGA się konfiguruje
    prawidłowo, ale nadal "czkawka".

    4) Wpinam z Xilinx Platform Cable do swojego badziewia tylko 2 druty: GND i VREF.
    Moje_Badziewie_2.5V => X_P_Cable_VREF. I zaś to samo, jeżeli zasilanie XPC jest
    włączone, to wszystko jest OK. Jeżeli nie, to "czkawka".

    5) Aha, czyli gdzieś tutaj jest jajco. Robię podstawowe pomiary na samym XPC na
    wejściu VREF. Napięcie zgodnie z przewidywaniami na VREF=0V bez względu na to czy XPC
    jest podłączone do USB czy nie. Natomiast rezystancja pomiędzy VREF a GND jest oo
    przy nie zasilonym XPC i 40Kohm przy zasilonym.

    6) Eksperymentuję z różnymi wartościami dodatkowego obciążenia na moim badziewiu
    (VREF<=>GND), dalej "czkawka".

    Nosz k@#$a !!! Brak mi dalej pomysłów. Co Wy na to? Najchętniej podglądnął bym
    schemat Xilinx Platform Cable. Macie jakiś namiar?

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: