Załóżmy że interesuje Was uzyskanie stabilnego przebiegu zegarowego
80.0000MHz
Pracujecie z FPGA i taktujecie tym zegarem zatrzaski zbierające dane i CPU.
Pracujemy z oscylatorem kwarcowym w standardzie +/-50ppm bez termostatu:
http://www.ctscorp.com/components/Datasheets/008-025
6-0_F.pdf

Macie do wyboru dwie opcje:

1. zasilić procesor i FPGA z zatrzaskami bezpośrednio z kwarca/oscylatora
80MHz.
2. wpuścić do FPGA sygnał z kwarca 10MHz i pomnożyć go wewnątrz FPGA na PLL.

Która opcja lepsza i dlaczego? Na pierwszy rzut oka opcja z PLL ma dodatkowe
komponenty wnoszące jitter, wahania temperaturowe, więc powinna być gorsza.
Ale wersja z PLL pracuje z powolniejszym kwarcem, to powinno pomóc?