On Sat, 12 Mar 2011, Radosław Sokół wrote:

> W dniu 06.03.2011 11:11, Sergiusz Rozanski pisze:
>> Tzn bardzo dobrym przybliżeniem było to że w przypadku RISC
>> _każdy_ rozkaz zajmuje 1 cykl cpu - są to proste operacje, a
>> ich redukcja ilościowa też przyspiesza wykonywanie.
>
> Widzę tutaj parę nieścisłości.
>
> Przede wszystkim RISC *nigdy* nie miał redukować liczby
> rozkazów. Ba, często RISCe mają bardzo dużo rozkazów, czasem
> bardzo skomplikowanych nawet.

Radku, a Ty kiedyś obejrzałeś co oznacza rozwinięcie
akronimu RISC? ;)
Bo to, że marketingowcy nazywają "riscami" różne różności,
które do RISCa mogą się mieć jak pięść do nosa, to jest
CAŁKIEM odrębna rzecz.
Nie chce mi się sprawdzać ile to instrukcji (bez PALcode)
miała np. Alpha, ale tak, to był RISC (do tego endian
neutral). To, że później "dopchnięto" istrukcje podobne
w charakterze do SSE itd to inna sprawa (widać RISC
co do idei wcale nie jest taki dobry jak go malują ;>)

> Najważniejsza zmiana polega na likwidacji trybów adresowania.

Ale to jest RAMC, nie RISC ;)
(a poważniej - dopiero drugie założenie na liście założeń RISCa)

> Zresztą mikrokontrolery AVR8, zaliczane przecież do RISCów,
> wiele rozkazów realizują w 2-3 cyklach zegarowych.

A to inna sprawa, bo wtykanie tezy o obowiązkowej
1-cyklowości do RISCa to nieporozumienie (np. procesor
który ma *skutecznie* obsługiwać architekturę systemową
wielowątkową powinien mieć jakiś mechanizm synchronizacji
typu "gwarancja że nie z cache", a to wymusza wiele taktów).

pzdr, Gotfryd