eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL - checa przy symulacji › Re: VHDL - checa przy symulacji
  • Data: 2015-05-23 15:00:54
    Temat: Re: VHDL - checa przy symulacji
    Od: MiSter <U...@w...pl> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]


    >
    >> C<=Cs(10 downto 0); wywal poza proces. Albo Cs zrób jako variable
    >> wewnątrz procesu.
    >
    > Pomogło, ale dalej nie kojarzę dlaczego w oryginalnej wersji takie jaja..
    >>

    W sprzęcie by zadziałało poprawnie, w symulacji przypisanie następuje w
    następnej delcie...
    Takie przypisania robi się w procesie współbieżnym, czyli na zewnątrz
    lub jako variable jak zasugerował kolega Jakub.

    Pozdrawiam
    MiSter

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: