eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL - checa przy symulacji › Re: VHDL - checa przy symulacji
  • Data: 2015-05-23 16:35:46
    Temat: Re: VHDL - checa przy symulacji
    Od: Jakub Rakus <s...@o...pl> szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    On 23.05.2015 15:00, MiSter wrote:

    >
    > W sprzęcie by zadziałało poprawnie, w symulacji przypisanie następuje w
    > następnej delcie...
    > Takie przypisania robi się w procesie współbieżnym, czyli na zewnątrz
    > lub jako variable jak zasugerował kolega Jakub.
    >
    > Pozdrawiam
    > MiSter
    >

    I racja, kolega fachowo wytłumaczył z podstawami teoretycznymi, bo ja to
    tylko praktyk w tej dziedzinie jestem.

    --
    Pozdrawiam
    Jakub Rakus

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: