Witam.

Zadanie: układ który z jednej strony ma podalczony RAM szeregowy (ISP),
z drugiej wyprowadza dane na magistralę 8 bitów a z trzeciej ma wejście
ISP do prostej komunikacji. Główny algorytm polega na wypychaniu
odczytywanych komórek pamięci z ISP w kółko na magistralę równoległą i
czasami komunikacji przez ISP ze światem zewnętrznym na zasadzie np.
aktualizacji bajtu pamięci RAM. Dodatkowo przy inicjacji musze wyslać
kilka bajtów do RAM i na magistralę równoległą.

Wymagam niewielkich szybkości, powiedzmy że ISP max. ~1MHz. Wystawianie
danych na magistralę rownoległą powiedzmy około 100kHz.

Nie chcę tego robić na uC ponieważ traktuje to jako projekcik w sam raz
do nauki hdl.

a) jaką technologię _tanią_ powinienem wybrać? FPGA ? CPLD? Coś innego?

b) tak naprawdę potrzebuje kilkanascie I/O. Scalaki mające ich setki są
bez sensu.

c) żadnych kombinacji zasilaniem - jedno zasilanie 3.3V było by ideałem.

d) jak oszacowac ilośc przerzutników w takim projekcie? Muszę trzymac
kilkakaście bajtow inicjujących urzadzenie po włączeniu, nie wiem gdzie
mozna je trzymac i czy nie używaja przerzutników właśnie.

e) ideał byłby w DIP do prototypów.

Ogolnie chciałbym wystartowac możlwie małym kosztem z mozliwie małym
projektem. Co powinienem obejrzeć, czym się zainteresować?