> >
>
> 50Msps to jest wolno jak na FPGA. 400 pinow to 'srednio' - sa mniejsze,
> sa wieksze (800-1000 pinow). Interfejsy szeregowe na drozszych FPGA daja
> rade 3.125 i 6.25Gbps (serdes jest w FPGA). Nie da sie tego zrobic na
> najtanszym Cyclone1, ale nie trzeba tutaj siegac po najdrozsze FPGA.
>
=================

Nie mam doświadczenia w "Alterach" , na Virtex'sie deser śmiga bezproblemowo.
Nawet taki nasmarowany na sch , bądź w VHDL'u.

MH

--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl