Użytkownik "Atlantis" napisał w wiadomości grup
dyskusyjnych:5a7d7654$0$557$6...@n...neostrada.
pl...
On 09.02.2018 10:14, J.F. wrote:
>> To sie nazywa reset asynchroniczny i ma wady - bo ten stan 6 sie na
>> chwile pojawia, potem znika, impuls resetujacy jest krotki, moze
>> byc za
>> krotki - no ale to nie w kombinacji z 141.

>Hmm... Ale przecież impuls resetujący jest krótki właśnie dlatego, że
>licznik zostaje zresetowany. Normalnie linia jest ustawiana na czas
>trwania cyklu generatora taktującego licznik z wyjściem binarnym.
>Jeśli zostanie ustawiona linia 6, licznik się zresetuje i znów będę
>miał
>ustawioną linię 0,

Tylko licznik to zestaw przerzutnikow, a one sa zestawem bramek.
Mamy wlasciwy stan wyjsc, bramka wykrywa, resetuje przerzutniki, wiec
bramka nie wykrywa i nie resetuje ... skad pewnosc, ze wszystkie
przerzutniki sie zresetowaly ?

A jak mamy dwa uklady scalone do zresetowania, to skad pewnosc, ze
dluzsza sciezka do drugiego doprowadzi wystarczajacy sygnal resetujacy
?

Albo np zegar robimy, nie chodzi o multipleksowanie 6 cyfr,
tylko ze licznik dziesiatek sekund jak osiagnie 6, to trzeba go
wyzerowac i powiekszyc licznik jednostek minut.
Wystarczy dlugosc tego impulsu aby przestawic kolejny licznik ?

W TTL zazwyczaj dzialalo, ale czy np zadziala w FPGA ?

Liczniki synchroniczne lepsze :-)

>> Podobnie dobrze robi to jedna bramka N/AND na bicie 1 i 2 - jak na
>> obu
>> sa jedynki, to znaczy ze mamy 6 i resetujemy.

>Hmm... Takie rozwiązanie też na dobrą sprawę mogę wykorzystać, tylko
>to
>oznacza dodanie kolejnego scalaka. Dlaczego ten sposób jest lepszy od
>wykorzystania linii 6 układu 141?

Jak i tak masz 141, bo potrzebny do wyswietlania, to oczywiscie jest
gorszy.
Ale jak np masz 7447 do wyswietlacza 7segm, to jest lepszy od innych
"komparatorow".

J.