> Jezeli to nie tajne to daj zrodla na grupie - > bedzie mozna cos wiecej
> powiedziec.

Niestety nie mogę, projekt komercyjny, szef by mnie zabił ;) Poza tym kod
jest dosyć długi.

>Prawdopodobnie problemem jest :
> - brak synchronizacji sygnałów we wzgledem zegara automatu

sygnały wejściowe zmieniaja się na zboczu narastającym zegara, a FSM zmienia
stan na zboczu opadającym. Jest to wygodne bo łatwo udało mi się zrobić
zapis do SRAMu.

> - wymieszanie logiki async z sync

większość układów jest taktowana z tego samego zegara, ale niektóre mają
rozbudowane warunki clockEnable. Tylko moduł UART ma inny zegar.

> - dzielenie zegarów

UART ma własny zegar z drugiego wejścia zegarowego i on jest dzielony na 16.

> - brak syncronizacj sygnałów zew.

to jest niemożliwe. Tylko, że te sygnały pięknie nie wyglądają. Spore over i
under shooty. I poziom masy tak jakby się skokami zmienia od, ale to chyba
mnie oscyloskop okłamuje.

pozdrawiam