Sludig wrote:
> Witam
>
>>> większość układów jest taktowana z tego samego zegara, ale niektóre
>>> mają rozbudowane warunki clockEnable. Tylko moduł UART ma inny zegar.
>> Wiekszosc, czyli nie wszystkie. Trzeba uwazac przy przechodzeniu
>> miedzy domenami.
>
> FSM czeka na potwierdzenie odebrania danych przez UART w określonym
> stanie.

Ale masz DFFy miedzy uartem i fsm? Bo jak nie, to masz problem (wtedy,
gdy sygnal idzie do wiecej niz jednego wejscia fsm - rozne domeny
zegarowe, wiec kazde wejscie moze widziec inny sygnal, gdy masz pecha).
Czasem da sie to 'namierzyc' zmieniajac jakis pin w 'when others =>'
(jesli tam nie powinno sie trafic).

> FSM zrealizowałem jako automal Mealy'ego. Może tu jest problem,
> ale narazie go nie widze. Musze w pracy zobaczyć jak symulacja post-fix
> wygląda.

W post-fit moze byc ciezko to uchwycic, bo ciezko porobic jest 'realne'
przebiegi. Najlepszy bylby signal-tap, no ale Ty cpld uzywasz.

>>>> - dzielenie zegarów
>> Nigdy (nie ma po co). Jak Adam Gorski napisal - uzywac enable.
>
> To będzie pierwsza rzecz jaką zrobie w poniedziałek rano ;)
>
>>> Tylko, że te sygnały pięknie nie wyglądają.
>> Mozesz miec false-trigger. Wtedy _moze_ (ale tylko moze) jedna
>> kompilacja byc na to bardziej czula niz druga - zwlaszcza gdy polegasz
>> na zewnetrznej synchronizacji sygnalow, bo wtedy zamiast zlej wartosci
>> sygnalu widzianego przez Twoj uklad, zaczynaja sie dziac cuda.
>
> Mam tylko syganły, które próbkuje na określonym zboczu zegara. Od trzech
> linii zależy stan automatu,

Daj po rejestrze na wszystkie linie wejsciowe. Jak problem zniknie, to
wiesz gdzie szukac.

> reszta to linie danych, które teoretycznie
> wpływu nie mają na stan automatu i działanie układu.
>
>>> Spore over i under shooty. I poziom masy tak jakby się skokami
>>> zmienia od, ale to chyba mnie oscyloskop okłamuje.
>> A plytke ktos sprawdzal pod katem SI?
>
> Nie. Wiem, że niektóre programy udostępniają takie symulacje, ale nie
> wiedziałbym jak się do tego zabrać.


--
Jerry1111