pedzenie calej logiki jednym zboczem zegara,
a fsm drugim to prawie na pewno zly pomysl;

> Bedzie opozniony (bo masz bramke), ale co mnie martwi: "Clock" w tel
> linijce. Po chusteczke ten Clock do OR potrzebny? Zalatw to w 'if' -
> IMHO bezpieczniej.

'if' tez stworzy te same bramki, to tylko inny sposob zapisu;

> > Czy da się zmusić kompilator żeby nie optymalizował wybranych sygnałów?
> Xilinx nie wiem, Altera ma 'virtual pin'.

'virtual pin' to troszke cos innego;

zeby powstrzymac kompilator od optymalizacji lub zmiany
nazwy sygnalu trzeba dac dyrektywe synthesis;

verilog:
wire sygnal_xxx /* synthesis keep */; dla wire
reg reg_xxx /* synthesis preserve */; dla rejestru

vhdl:
signal sygnal_xxx: std_logic;
attribute keep: boolean;
attribute keep of sygnal_xxx: signal is true;

signal reg_xxx: stdlogic;
attribute preserve: boolean;
attribute preserve of reg_xxx: signal is true;

jezeli to jest SRAM [static ram] a nie SSRAM [Synch. static ram],
to adres do zapisu jest zapisywany na opadajacym zboczu write_enable,
dane na narastajacym, wiec zmiana adresu 'prawie rowno' czy wrecz
rowno z rosnacym zboczem sygnalu zapisujacego nie jest grozna;
podobnie z danymi - powinny byc stabilne wokol pos. zbocza write_enable,
przelaczanie przy zboczu opadajacym nie jest grozne;
przynajmniej tak bylo kilka lat temu, jak cos z tymi pamieciami
robilem, nie sadze, by sie to zmienilo;

akurat przy interface do sram praca na obu zboczach moze
ulatwic zapewnienie wlasciwego timingu, np.:
pos_edge zegara zapisuje adres do rejestrow WY,
neg_edge wyzwala write_enable i wpisuje dane do rejestrow WY
pos_edge gasi write_enable;

JA


--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl