W dniu piątek, 12 września 2014 09:47:35 UTC+2 użytkownik JarekC.DIY napisał:

> A czyta�e� ten w�tek:
>
> http://www.alteraforum.com/forum/showthread.php?t=36
452&page=2
>

Owszem. Prawdopodobnie problem u kolegów nadal nie jest rozwiązany do końca, tylko
być może o tym nie wiedzą, bo przesyłają stosunkowo małe pakiety. Zaimplementowałem u
siebie ten fragment w HDL'u, zresztą bardzo podobny do mojego i działa podobnie. Nie
mniej jednak, jeżeli czytam 16320 bajtów (64 bajty mniej niż 16K) to nie mam tego
efektu "przesunięcia" o ileś tam bajtów przy każdym kolejnym odczycie. Dane owszem,
są "zawinięte", ale zawsze tak samo. Z tym da się już żyć. Nawiasem mówiąc,
sprawdzałem przebiegi Chipscopem i wszystko jest cacy. Na 100% FTDI ma spaprane
drajvery. Na różnych forach znalazłem bardzo podobne opisy tego problemu i nigdzie
problem nie został rozwiązany. Jeżeli jesteś zainteresowany, podaję swój fragment w
VHDL'u:

entity fifo_vhd is
Port ( CLK : in STD_LOGIC;
TXE : in STD_LOGIC;
RST : in STD_LOGIC;
RXF : in STD_LOGIC;
OE : out STD_LOGIC;
WR : out STD_LOGIC;
READ_EN : out STD_LOGIC;
RD_ADDR : out STD_LOGIC_VECTOR (13 downto 0));
end fifo_vhd;

architecture Behavioral of fifo_vhd is

signal RD_ADDRs: std_logic_vector (13 downto 0);

begin
process (CLK,TXE,RXF,RST)
begin
if RST='1' then
RD_ADDRs<=(others=>'0');
RD_ADDR<=(others=>'0');
WR<='1';
READ_EN<='0';
OE<='1';
else
if CLK'event and CLK='1' then
if TXE='0' and RXF='1' then
WR<='0';
OE<='0';
READ_EN<='1';
RD_ADDRs<=RD_ADDRs+1;
RD_ADDR<=RD_ADDRs;
else READ_EN<='0';
WR<='1';
OE<='1';
end if;
end if;
end if;
end process;

end Behavioral;

Wracając do głównego pytania... Jakie inne kostki USB ?