>>> Lista czułości VHDL obejmuje zegary i to co przed nimi.jako input do
>>> procesu
>>>
>>> U12:process(clk, reset)
>>> if reset='0' then
>>> x <= '0';
>>> elseif clk'event and clk='1' then
>>> ......
>>
>> Lista czułości VHDL definiuje przy zmianach jakich sygnałów proces
>> powinien zostać wznowiony.
>
> Ale nie wszystkich. Tylko zegar i asynchroniczne sygnały
> nierejestrowane. Wszystko co siedzi pod even'em nie wpisujesz, bo to
> załatwia zbocze zegara, a nie lista czułości. Cokolwiek będzie pomiędzy
> elseif clk'event and clk='1' then oraz endifem dla niego nie wpisujemy
> na listę czułości procesu.
>

Za bardzo patrzysz na to przez pryzmat architektury na którą piszesz.
To że większość fpga ma 4 i więcej wejściowy LUT + reg + kilka dodatków
wymusza takie a nie inną konstrukcję.
VHDL pozwala na dużo więcej niż może zrealizować hardware.

Najprostszym przykładem jest proces reagujący na oba zbocza. Symuluje
się świetnie a "skompilować" już ciężko. Nie znaczy to jednak że
projektując ASIC takie konstrukcje nie są możliwe.

Poza tym , nigdzie nie napisałem że to bzdury. Raczej jedna z możliwości.

Pzdr.

Adam Górski