On 2013-08-21 17:33, s...@g...com wrote:
> W VHDL'u nie ma znaczenia kolejność zapisu.

Przesadzasz z upraszczaniem. Ma znaczenie i nie ma. To że sygnały są w
rzeczywistości przypisywane na suspendzie procesu nijak nie oznacza że
kolejność jest bez znaczenia - tam masz subtelne opóźnienie symulowane w
postaci cyklów delta i nie da się go zapisać tak prostym zdaniem,
szczególnie jeśli dotyczy ono np. dwóch procesów wzajemnie czułych na
zmiany.

Nic gorszego nie może spotkać człowieka jak nadmierne upraszczanie
HDLowych zapisów. Że wspomnę choćby Veriloga z jego zapisem "blokujacym"
i "nieblokujacym" na którym nie jeden doktorat zrobiono.