W dniu 2015-03-29 o 20:39, Jakub Rakus pisze:
> On 28.03.2015 13:35, s...@g...com wrote:
>> Jakie jest Wasze zdanie? Ja jestem zwolennikiem VHDL. Dlaczego? Ano
>> dlatego, że jest to forma opisu sprzętowego, która jest zaliczana do
>> tzw. "strong typed language". I na poziomie syntezy nie pozwoli np. na
>> przypisanie wartości z szyny a(n:0) do szyny b(m:0) (m=/=n). Nie
>> zezwoli też VHDL na inkrementowanie sygnału wyjściowego - jest to w
>> pełni logiczne. W Verilogu takie "numery" są możliwe, ale potem
>> debugowanie tego burdelu to już inna bajka...
>>
>
> A ja mam serdecznie dość VHDL. Dłubę się już z jednym projektem od
> dłuższego czasu i rzygać mi się chce przy każdym podejściu. Żeby tylko
> to skończyć i nigdy więcej nie wracać. Wiem, że języki opisu sprzętu w
> niektórych zastosowaniach są bezkonkurencyjne, ale chyba jednak wolę
> pozostać na ziemi i przy C/ASM.
>

Mam podobne wrażenia :)

--
pozdrawiam
MD