On 2015-01-24 18:43, s...@g...com wrote:
> Zaprogramuj w np. TTL'ach for( i = 1; i <= 10; i++ )

Tego się nie programuje. To się syntezuje. Innymi slowy wynik tej
syntezy może być diametralnie różnyw zalezności od tego co jest w środku
pętli. I być może niemożliwy.

W ogólności jeśli ktoś w FPGA zamierza liczyć silnie za pomocą
rekurencji to jest idiotą. Tylko co z tego wynika w dyskusji nad
kiepskością schematów w HDL? Na schemacie tej pętli nie zrobisz. LabView
probował - kupa wyszła.

> W opisie behawioralnym np., multiplekser o dowolnej szerokości szyn wejściowych da
się opisać w paru linijkach kodu.
> Strukturalnie, na bramkach też się da opisać. Na 8-mio bitowych danych, idę o
zakład, że za Wuja Wacka nie załapiesz opisu tak "od strzału"

Po co mam opisywać multiplekser na poziomie bramek skoro poziom wyżej
też się syntezuje i działa tak samo?

> Na schemacie, byle rzut oka i wszystko jasne.

Na te kilkaset bramek? Gratuluje. Kolesie od weryfikacji formalnej
hardware mają czasem problem z podobną skalą komplikacji. Ale oni mają
zazwyczaj tylko 8 rdzeni po 5GHz i kilka godzin pracy kompa.