W dniu sobota, 24 stycznia 2015 20:36:47 UTC+1 użytkownik Sebastian Biały napisał:

> Przegapiłeś ostatnie jakieś 10 lat. Zadanie domowe z googla:
> SystemVerilog i UVM. Przed UVM było trochę innych. I bedzie pare
> nastepnych, prawie na 100%. Dynamika tu jest kosmiczna.
>

SystemVerilog istotnie może być ważny dla kogoś, kto pisze w Verilogu, kto pisze
doktorat lub pracę habilitacyjną. Weryfikacja funkcjonalna działania projektowanego
urządzenia jest istotna i bezdyskusyjna. Na wstępie z poziomu symulatorów.

> I powtarzam: nie tylko gołe testy. Asercje, contrains, randomizacje,
> TLM. To jest pisane w HDLu i *WPLATANE* w kod. Bo asercja jest naturalną
> częścią kodu. W schemacie nie masz możliwosci postawienia głupiej
> asercji.

Istotnie, na schemacie tego nie zobaczysz. Czego?! A na przykład constrais'ów.
Bo i po co? Przecież byle student wie/powinien wiedzieć, że z projektem należy
skojarzyć 'constraintsy'. A z drugiej strony, jest to ino kwestia edytora schematów.
Istotnie, nie znam takowego, który wyświetlałby na schemacie 'constrains'y'.
Chociaż.... Np. Altium ma taką możliwość.

> Odcinasz w ten sposób bardzo ważne mechanizmy zwiększające
> jakość i ulatwiające debugowanie.

Niczego nie odcinam. Piszesz tylko o debugowaniu. To zupełnie inna bajka niż projekt
urządzenia. Istotnie, testbenche 'nasmarowane' graficznie, to jakieś SF.

>
> Świat naprawdę zna lepsze metody opisu elektroniki na dowolnym poziomie
> od tranzystorów po transakcje. Lepsze od schematów. Naprawdę.

Zaprojektuj latarkę, albo coś w tym stylu metodą opisową. Da się? Jasne, że się da!!
I pokaż to dajmy na to 7-latkowi. Zrobi coś z Twojego "schematu"? Ni Wuja!!

>
> >, ale guano ma to wspólnego ze środowiskiem projektowym
>
> *NIE* jest to takie proste. Miało kiedyś. Przez ostatnie 10 lat wiele
> się zmieniło. Ewentualnie engine zbierający wyniki może mieć formę
> środowiska. Testy obecnie pisze się w tym samym języku co implementację,
> akurat taka moda. Obecnie na topie jest SystemVerilog. Jutro pewnie coś
> głupszego od veriloga choć nie wiem czy nie osiągnięto już dna.

Ciągle marudzisz o testach.. Też je robię, testbencze smaruję w VHDL'u, ale toplevel
urządzenia robię hierarchicznie i z poziomu schematu.