Użytkownik "newxmega" <m...@m...mm> napisał w wiadomości
news:i0a5nn$bhv$1@opal.futuro.pl...

>> Użytkownik "newxmega" <m...@m...mm> napisał w wiadomości
>> Więc jedyne co ci grozi to oczekiwanie 1 cyklu na przejęcie
>> magistrali przez procesor, w momencie odwołania do SRAM.

> A peryferia? Przecież są zamapowane do przestrzeni wewnętrznej pamięci
> danych. Jeżeli procek -rdzeń się odwołuje dużo do ramu wewnątrz to co z
> uartami i innymi?

Nie jest to tak do końca jedna przestrzeń (przynajmniej dla części
urządzeń I/O), gdyż działają dla nich instrukcje IN, OUT, które się
wykonują w jednym cyklu, dla porównania STS i LDS (ich ekwiwalent dla
urządzeń spoza I/O) wykonuje się 4 cykle (LD, ST - dwa cykle). Poza tym
pomiędzy przestrzenią I/O i SRAM jest jeszcze przestrzeń EEPROM.

Atmel jest niestety bardzo powściągliwy w swojej dokumentacji, niemniej
DMA ma także dostęp do przestrzeni I/O i EEPROM. Więc tak do końca nie
wiadomo jak to będzie.
Jednak jest pewne, że:

- to CPU ma wyższy priorytet nad DMA,
- jeśli DMA zajmuje szynę, to CPU go od razu nie wytnie, tylko dopiero po
zakończeniu aktualnego cyklu dostępu do pamięci, jednakże z uwagi na
3-stopniwy pipelining procesor wie kilka taktów wcześniej, że będzie
potrzebny dostęp do pamięci, więc pewnie jakieś działania w tym kierunku
podejmuje. Kłopot może być w przypadku pętli i instrukcji wykonywanych
bezpośrednio po skoku, ale jak pisałem, jedyne co ci grozi to +1 cykl
oczekiwania na zwolnienie magistrali systemowej.