W dniu 2011-03-04 20:05, MH pisze:
> Mario<m...@p...onet.pl> napisał(a):
>
>> Witam.
>> Pr=F3buj=EA sobie co=B6 stworzy=E6 pod ISE i przyznam, =BFe idzie mi do=B6=
>> =E6 opornie.=20
>> Projekt zredukowa=B3em do mo=BFliwie najprostszej postaci =BFeby si=EA da=
>> =B3o go=20
>> syntezowa=E6. Projekt jest robiony jako sch. W projekcie mam dwa swoje=20
>> pliki vhd b=EAd=B1ce komponentami. Stworzy=B3em je przez add source a pot=
>> em=20
>> skonwertowa=B3em do symboli i wrzuci=B3em na schemat. Do schematu doda=B3=
>> em=20
>> te=BF symbole wybrane z listy. G=B3ownie to by=B3a pami=EA=E6 RAM ale p=F3=
>> =BCniej dla=20
>> test=F3w dodawa=B3em r=F3=BFne obiekty jak GND czy bramk=EA INV. No i rob=
>> i=EA=20
>> syntez=EA XST zako=F1czon=B1 sukcesem. Tak samo mam sukces po uruchomieni=
>> u=20
>> Timing Constraints.
>> Uruchamiam I/O Pin Planning - Pre Synthesis, no i PlanAhead daje mi na=20
>> powitanie okienko z komunikatem:
>>
>> While importing this netlist, 3 undefined instances were found and=20
>> converted to black boxes. MAke sure yuo have loaded all intended module=20
>> definitions before proceeding. Black boxes can be populated by using the =
>>
>> Add/Create Source operation and re-running Synthesis
>> Module names: RAMB16_S18, INV, GND
>>
>> Zamykam i w logach widz=EA:
>>
>> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell=20
>> 'RAMB16_S18' defined in file 'dzielnik_top.vhf' instantiated as 'MEMORY_1=
>> K'.
>> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'GND' =
>>
>> defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_19'.
>> WARN: [HD-EDIFIN 0] Could not resolve non-primitive black box cell 'INV' =
>>
>> defined in file 'dzielnik_top.vhf' instantiated as 'XLXI_20'.
>>
>>
>> Wygl=B1da na to, =BFe definicje moich komponent=F3w widzi i prawid=B3owo =
>> parsuje=20
>> natomiast jakby nie widzia=B3 =BCr=F3de=B3 symboli wzi=EAtych z bibliotek=
>> i=20
>> symboli. Mo=BFe co=B6 istotnego pomijam. By=B3bym wdzi=EAczny za naprowa=
>> dzenie=20
>> mnie na w=B3a=B6ciw=B1 drog=EA bo dopiero zaczynam z Webpack.
>> Mam wersj=EA programu 12.3
>>
>>
>>
>> --=20
>> Pozdrawiam
>> MD
>>
> ==============
>
> Miałem podobny problem (ISE-12.1). Nie wdając się w szczegóły dlaczego (sam
> nie wiem) , należy zrobić tak :
>
> 1) Odpalasz Implement Design.
> 2) Jak przejdzie bez błędów , odpal I/O Pin Planning (Plan Ahead) - Post
> Synthesis.
>

No dzięki, rzeczywiście działa. Ale strasznie ciężko coś napisac w tym
VHDL żeby się skompilowało i jeszcze działało jak trzeba :(


--
Pozdrawiam
MD