W dniu 2016-02-02 o 09:24, J.F. pisze:
> Dnia Tue, 2 Feb 2016 08:55:03 +0100, ww napisał(a):
>> W dniu 2016-01-29 o 09:06, J.F. pisze:
>>>> Częstotliwości sygnałów powiedzmy do 400-500kHz (wydaje mi
>>>> się, że to stosunkowo niewiele jak na współczesną elektronikę).
>>>
>>> Ale niekoniecznie niewiele jak na wspolczesne enkodery ... choc jak
>>> czytam ze tanie serwo ma w standardzie enkoder 32k, to znow przeoczylem
>>> jakas r/ewolucje :-)
>> Faktycznie trochę przesadziłem. Max step jaki uzyskałem z komputera
>> to 30kHz, maksymalna częstotliwość z enkodera (ale takiego o raczej
>> niskiej rozdzielczości) poniżej 7kHz. Teraz testuje na enkoderze
>> 512ppr i będzie pewnie więcej. W każdym razie 500kHz na pewno
>> nie będzie.
>>
>>> Przy okazji wniosek - 10 bit to za malo :-)
>> Rozbudowałem swój sterownik do 10 bitów i robię testy. Na razie nie
>> widzę opcji żeby błąd przekroczył te 500 działek w którąkolwiek stronę.
>> To się zdarza jedynie kiedy serwo wpadnie w ogromne oscylacje (co
>> oczywiście w normalnej pracy nie ma prawa mieć miejsca).
>
> 500 dzialek to jeden obrot.

W sumie to on chyba liczy 4 zbocza sygnału więc tych impulsów jest
więcej.

> Dasz dekoder 2000ppr i 10 bit zabraknie :-)

Nie dam. To jest prosty, amatorski sterownik do prostych serw i prostych
enkoderów.

> IMO - nie tylko oscylacje, wszelkie szybkie zmiany - z tym, ze jesli
> ma byc dokladnie, to zadajnik powinien zadbac, zeby szybkich zmian nie
> bylo.

Po to się ustawia maksymalne posuwy żeby możliwości napędu
nie przekroczyć. A jak przekroczę zadaną pozycję o pół obrotu (2,5mm!!)
to materiał mogę już wyrzucić i zacząć od nowa.

> Chodzilo mi tylko o to, zeby "logika" serwa nie przeskoczyla,
> wydluzenie licznika niewiele kosztuje, jesli i tak o FPGA myslisz.

Ja nie myśle o FPGA ! Ja myśle co najwyżej o jakimś CPLD. Jak w tego
xilinxa 9500 wrzuciłem dwa liczniki 16 bit i sumator (z gotowych
modułów) to już przekraczam zasoby. Pewnie jak zmniejszę do 10-11 bit to
się uda. Tak więc jednak kosztuje.