W dniu 2014-01-21 16:46, inny punkt siedzenia... pisze:
> nie nie, to ma być jeden impuls DREQ na jeden bajt, tylko nie wiem
> jeszcze czy DACK ma być jakoś powiązany z RD i WR? czyli czy WR i RD ma
> kasować DACK, czy nie musi...

Odbywa się to tak.

Coś aktywuje DREQ i z tego co pamiętam trzyma ją do czasu potwierdzenia
na DACK.

W czasie pomiędzy wystawieniem DREQ i potwierdzeniem DACK odbywa się
transfer DMA. W tym wypadku 1 bajtu.

Transfer DMA obejmuje:
1. Przydzielenie szyny systemowej do 8257.
2. Odczytanie za pomocą lini MEMR lub IOR. 8257 kontroluje te linie w
tym czasie - macha nimi.
3. Zapisanie za pomocą lini MEMW lub IOW. 8257 kontroluje te linie w tym
czasie - macha nimi.
4. Zwolnienie szyny systemowej

W czasie cyklu DMA, CPU nie dotyka szyny systemowej.
8257 jest to pewnego rodzaju drugi procesor wyłącznie do przesłań i tak
należy go traktować.

Adam