Użytkownik "roxy" <k...@o...pl> napisał w wiadomości
news:hje4o5$oej$1@news.onet.pl...
>
>>> Ja bym szukał przyczyny w zmianie napięcia zasilania pod wpływaem
>>> przełączanego obciążenia.
>>
>> ewentualnie w niskim napieciu zasilania w ogole i duzym wplywie spadkow
>> napiecia na stopniu wyjsciowym - zmierzyc dokladnie napiecia na wyjsciu w
>> obu stanach.
>>
>
> Progi przelaczania wynosza zawsze 0.666VCC i 0,333VCC wiec zmiana napiecia
> zasilania niw wplywa na wypelnienie.

Zmiana napięcia zasilania między ładowaniem i rozładowaniem jak najbardziej
wpływa na wypełnienie.
Dla uproszczenia załóżmy, że w jednym stanie Vcc=6, a w drugim Vcc=9.
Gdy Vcc=6 C2 się rozładowuje - próg jest 2V. Po zmianie stanu C2 się ładuje,
ale Vcc skacze do 9V. Próg ładowania będzie 6V. Więc na C2 napięcie pływa od
2V do 6V. Rozładowanie od 6V do 2V ze źródła 0V przez R2 oznacza
rozładowanie od pewnego U(6V) do U/3 (2V). Ta 1/3 decyduje o czasie
rozładowania. Ładowanie od 2V do 6V ze źródła 9V odpowiada rozładowaniu od
9-2=7V do 9-6=3V a więc do 3/7 pierwotnego napięcia.
Czasy będą jednakowe jeśli 1/3=3/7 a to chyba nie jest prawda.

> Jedynie co mi przychodzi do glowy to to ze C2 jest ladowany nie pradem
> ograniczonym przez R2 z wyjscia NE555 na ktorym jest o okolo 1,4V napiecie
> niższe od VCC.

To zdanie nie jest 100% jasne. Oczywiście niesymetria Uwy względem Vcc
wpłynie na niesymetrię wypełnienia. Zastosowanie 555 CMOS może dać poprawę.

P.G.