W dniu 03.05.2011 18:59, ToTylkoJa pisze:
> Witam
> Przy pomocy xilinx'a i jego web ISE (czy jak to tam się nazywa) Chciałem
> w verilogu zrobić prosty licznik dziesiętny.
No więc veriloga jeszcze nie znam, ale spróbuję odpowiedzieć na
podstawie znajomości vhdl.

> Niestety ciągle dostaję
> komunikat błędu. W końcu przepisałem żywcem przykład z książki (W Wrona
> - Verilog) i też dostałem :' Xst:528 - Multi-source in Unit
> <licz_ksiazka> on signal <out<0>>; this signal is connected to multiple
> drivers.'. Co prawda tylko dla wyjścia <0> a nie jak u mnie dla
> wszystkich. O co chodzi bo chyba przykład jest poprawny?


> input in,
> output [3:0] out,
Jesteś pewien, że in i out nie powinny mieć takiej samej szerokości?

[...]
> always @(posedge cp)
> if (enable && u_nd) out_data <= out_data+1;
> else if (enable && !u_nd) out_data <= out_data-1;
> always @(r or load)
> if (r && load) out_data <= in;
> else if (r) out_data <= 'b0;
> endmodule
Powyżej masz dwa "procesy" w których przypisujesz out_data (a więc
pośrednio out) - w pierwszym całe out(3 downto 0) a w drugim samo
out(3). Coś takiego się nie syntetyzuje bo kompilator nie wie co zrobić
jak zajdą oba warunki jednocześnie. Musisz albo wprowadzić sygnały
pośrednie i sterujące, albo upchnąć wszystko w jeden proces i
odpowiednio rozstrzygnąć za pomocą if-else.

--
Pozdrawiam
Michoo