W dniu 22.02.2014 11:08, MiSter pisze:

> Przy projektowaniu sprzętu mówienie o kompilacji jest pewnym nadużyciem.
>
> Projektu narysowanego czy opisanego hdl-em się nie kompiluje tylko
> syntezuje, w wyniku czego otrzymujemy netlistę, "uniwersalną" netlistę
> niezależną od SPRZĘTU ani TECHNOLOGII.

Oczywiście ma Kolega rację. W następny poście już użyłem bardziej
poprawnego określenia syntezy. Od takie programistyczne przyzwyczajenia
;-) Pamiętam jak zaczynałem przygodę z CPLD/FPGA to z początku nie
mogłem wyzbyć się myślenia sekwencyjnego i patrząc na opis w HDLu czy
Verilog-u mózg uparcie widział sekwencje rozkazów :-/ Wymagało to trochę
czasu aby w linijce opisu zacząć "widzieć" bramki, przerzutniki,
liczniki, rejestry przesuwne itp ;-)
Najweselej się robi, jak się rzeźbi jakiś CPU. W tej chwili dłubię sobie
16-bitowy CPU i w jednym okienku mam opis CPU i peryferiów w Verilogu, w
drugim oknie program napisany w assemblerze procesora rzeźbionego w tym
Verilogu, a w trzecim oknie źródłówkę cross-assemblera do tego procesora
pisaną w C :-) Dodatkowo w czwartym oknie obraz z symulatora tego
wszystkiego.

P.S. Przy okazji pytanie do Kolegów mających do czynienia ze
środowiskiem Xilinx-a ISE. Czy symulator ISim może jakoś symulować
opóźnienia powstające w blokach kombinacyjnych? Bo w tej chwili podczas
symulacji zachowuje się jakby propagacja tych bloków wynosiła zero co
oczywiście nie jest prawdą.


Pozdrawiam
Grzegorz