Projektuje amatorsko układ z procesorem i przetwornikiem C/A PCM1796.
Wymyśliłem sobie że pomiędzy przetwornikiem i procesorem będzie układ
CPLD który wysteruje interfejs I2S.

Kiedyś udało mi się zaprojektować układ z Atmega88 i wiem że ma
wyjście zegarowe i ponoć dało by się go
podkręcić do 24.576 MHz. Kusi mnie też użycie at91sam7s32 z kwarcem
12.288 i też połączenie wejścia zegara przetwornika z wyjściem zegara
(PCK0).

Co było by lepszym wyborem? Czy w takich rozwiązaniach zegar będzie
miał jakiś duży słyszalny jitter?
Czy PLL ma pozytywny wpływ na jitter w tym przypadku?