Witajcie, zna się ktoś może na VHDLu, w kontekście atrybutów? Mam taki problem:
Lattice podaje sposób na przypisanie nóżek do sygnałów

http://www.latticesemi.com/en/Support/AnswerDatabase
/1/8/4/1844

z przykładem:

attribute LOC : string;
attribute LOC of out0: signal is "PA3";

Problem polega na tym, że to owszem działa, ale dla sygnałów zdefiniowanych jako np.
'std_logic'. Kiedy natomiast próbuję użyć tej konstrukcji do przypisania nóżki do
sygnału zdefiniowanego jako 'std_logic_vector':

attribute LOC of A(1): signal is "P3";

to ispLEVER się buntuje i mówi

"design.vhd":19:20:19:20|Expecting : before class of object(s)"

Teoretycznie można to obejść rezygnując z wektorów i definiując każdą linię szyny
adresowej oddzielnie ale to wydaje się być strasznie kulawe. Wie ktoś może jak
przypisać nóżki do takich sygnałów?