W dniu 2013-10-17 21:24, s...@g...com pisze:
> W dniu czwartek, 17 października 2013 17:35:21 UTC+2 użytkownik Adam Górski
napisał:
>
>>
>>
>> Altera te� ma jakiego� wizarda. Ja z niego nie korzysta�em, robi�em na
>>
>> piechotďż˝.
>>
>
> Ano właśnie. To co wyskrobałem na piechotę, działa na 20MHz. Na wyższych
częstotliwościach rozjeżdża mi się to pieroństwo. Na bank nie trafiam cykaniem
budzika w środek "oczka" bitu danych. Baa!! Mało tego, wiem co trzeba zrobić, ino za
cholerę nie wiem jak!! Ano trzeba o parę pikosekund przesunąć dane względem budzika.
X ma takiego prymitywa IODELAY2, ale dokumentacja jest do tego też tak pokitranie
napisana, że nie daję se z tym rady.
>
>>
>>
>
>>
>>
>> Jak widz� analog ma dev kita do tego uk�adu i na pierwszym zdj�ciu z
>>
>> opisu wyst�puje toto z p�yt� na kt�rej siedzi X. Zapytaj o kody to tego
>>
>> X - powinni Ci podes�a�.
>>
>
> Jasne że podesłali. Ino że mają to na Virtexa4. Przerobiłem kod na Spartana6 (inne
prymitywy) no i niestety lipa. Jakoś tam działa, ale niestety błędnie.
>
>
>>>
>>
>>> Owszem, �r�d�em budzika jest ADC, ale zapyla za 80MHz. ADC jest 12-to
bitowy (AD9272), wi�c mamy 80x12 = 960MHz (DDR bit-budzik). Nap�dzam dziada przez
programowalnego dystrybutora cykania (AD9512), wi�c d�iter jest stosunkowo
ma�y.
>>
>>> Programowo ustawiam dzielnik na AD9512 na 20/40/80 MHz. A wi�c jak mam
20MHz(bit clock=240MHz), wszystko jest OK przy moim dyskretnym projekcie z
wykorzystaniem IBUFGDS i IDDR2. Na wy�szych cz�stotliwo�ciach niestety idzie
si� pa��. Ale nie w tym rzecz!! Chodzi o to,�e przy wykorzystaniu logicora,
na jego a�tpucie zegarowym (clkout) jest kompletne milczenie.
>>
>>
>>
>>
>>
>> Jeste� na 100% pewien �e to co dostajesz przy 20MHz jest ok ?
>
> Raczej tak. w dokumentacji AD9272 jest tabelka nr. 12. Jak każę scalakowi, to
wypluwa określone dane testowe. Przy 20MHz wszystko jest OK. Na wyższych
częstotliwościach poprawnie działają ino trywialne testy typu same jedynki, bądź same
zera.
>
>>
>> Je�eli tak to rozje�d�aj� si� gdzie� czasy.
>>
>> Zwykle PLL maj� mo�liwo�� przesuwania fazy jednego zegara wzgl�dem
>>
>> drugiego i prawdopodobnie to pomo�e w twoim przypadku.
>>
>> Mo�na to zrobi� nawet dynamicznie.
>>
>
> Też to wiem, ino nie wiem jak to zrobić w X.
>
>>
>>
>> Ja tak sobie robie 16bitowego PWM przy 100kHz. Normalnie potrzebowa�bym
>>
>> oko�o 6,5GHz zegara, ale w�a�nie daje si� to zrobi� przy pomocy
>>
>> przesuwania fazy PLL.
>>
>>
>
> Tylko jak to zrobić z użyciem IODELAY2 w X?
>
>
>>
>>
>> Jaki� wizard maj� ale go nie u�ywa�em.
>>
>>
>
> A mógłbyś podzielić się fragmentem kodu? s...@g...com
> Chętnie podeślę Ci też swoją bazgraninę (VHDL).
>
>
Sam kod ma tu raczej niewiele do rzeczy.
W opisie do serdesów (ug381.pdf strona 78) widzę że są one 4 bitowe i
max można połączyć dwa ze sobą. Wychodzi na to że max można odebrać 8
bitów w obrębie SERDES-a.

Może to być właśnie Twój problem. Jeżeli wizard pozwala zrobić 12
bitowego to raczej nie przez połączenia do kaskadowania. Może coś tam
kombinować poza serdesem. I tak to trochę wygląda bo 240Mb/s to jeszcze
poleci po "user logic" ale 480 i 960 zwłaszcza to już niekoniecznie.

Zobacz jak to jest połączone po kompilacji ( brak lepszego słowa )

Jeżeli łączy to w obrębie normalnej logiki to raczej można zapomnieć o
odbieraniu prawie 1Gb/s.

Odbieranie przy takiej prędkości możliwe jest tylko przy użyciu serdesa.

pzdr

Adam