On 21/05/2010 00:50, MH wrote:
>
>>>
>>
>> 50Msps to jest wolno jak na FPGA. 400 pinow to 'srednio' - sa mniejsze,
>> sa wieksze (800-1000 pinow). Interfejsy szeregowe na drozszych FPGA daja
>> rade 3.125 i 6.25Gbps (serdes jest w FPGA). Nie da sie tego zrobic na
>> najtanszym Cyclone1, ale nie trzeba tutaj siegac po najdrozsze FPGA.
>>
> =================
>
> Nie mam doświadczenia w "Alterach"

To zle, "Altery" dobre som ;-)

> , na Virtex'sie deser śmiga bezproblemowo.
> Nawet taki nasmarowany na sch , bądź w VHDL'u.

Bo to taki troche madrzejszy rejestr przesuwny. W Alterach tez nie ma
problemu.

--
Jerry1111