W dniu czwartek, 8 lutego 2018 07:37:17 UTC+1 użytkownik Grzegorz Kurczyk napisał:
> W dniu 08.02.2018 o 00:50, s...@g...com pisze:
>
> > Dobrze napisane! Jako przykład można podać taką sekwencję w C:
> > a=1;
> > b=2;
> > c=a+b;
> > Wiadomo, że powyższe może dać zupełnie inny wynik, jeżeli pomieszamy
kolejnościami instrukcji np. tak:
> > c=a+b;
> > b=2;
> > a=1;
> > Tymczasem w języku opisu sprzętu owa kolejność zapisu nie ma żadnego znaczenia.
> >
>
>
> A jeszcze lepszy numer, to różnica między zapisem w Verilogu:
> b = a;
> c = b;
> d = c;
>
> a taką wersją:
> b <= a;
> c <= b;
> d <= c;
>
> tego raczej nie sposób zrozumieć bez uświadomienia sobie, że "a", "b",
> "c" i "d" to dwie sztuki UCY7474 ;-) czyli cztery przerzutniki wyzwalane
> zboczem. W pierwszym przypadku syntezer i optymalizator może zwinąć te
> cztery linijki kodu do jednego przerzutnika, a w drugim przypadku
> dostaniemy czterobitowy rejestr przesuwny :-)
>
> Tej jawności zapisu zawsze mi brakowało w VHDL-u
>
> --
> Pozdrawiam
> Grzegorz

===============

Sie zagalopowałeś.. Ten drugi przypadek a<=b itd.. istotnie sugeruje shift register,
no ale dla ścisłości należałoby to opisać jako proces z pewną listą parametrów
czułości. Skomplikowane?! Nie !! Precyzyjne!! No i niestety chcąc nie chcąc daję się
zaś prowokować do odwiecznej dyskusji nt. języków programowania.. Abstrahując od
faktu, że VHDL/Verilog nie są językami programowania, twierdzę iż C powstał nie z
potrzeby, ale że się dało. Podobnież jak Verilog. Zdecydowanie lepszym moim zdaniem
odpowiednikiem C jest Pascal. VHDL powstał na bazie ADA. Prosty, chyba pierwszy język
programowania obiektowego. Idealnie pasujący strukturalnie i behawioralnie do opisu i
łatwej konstrukcji syntezy elektroniki cyfrowej na dowolną platformę. Verilog jest
promowany, bo w zapisie podobny do C. I tak jak w latach 80'tych pieprzono, że C jest
językiem wyższego rzędu, optymalnym w sensie czasu wykonania kodu wynikowego (bo
krótki zapis jak w assemblerze) tak samo się pierdoli głupoty odn. VHDL/Verilog.
Synteza równań logicznych, to "małe piwko". Synteza stanów maszynowych, to trochę
więcej roboty, ale są gotowe narzędzia zarówno pod Veriloga jak i pod VHDL. Więc w
tym temacie też nie ma o czym gadać.

Jedni lubią blondynki, inni brunetki...