W dniu 22.02.2018 o 12:16, Atlantis pisze:
> Tak swoją drogą mam jeszcze jedno pytanie.
> Jak w CPLD albo FPGA jest rozwiązane korzystanie z pinów I/O?
> Są one zgrupowane w jakieś porty? Istnieją jakieś ograniczenia, które
> przypominałyby np. korzystanie z wyjść peryferiów MCU, które są
> przypisane do określonego pinu (albo ewentualnie można sobie wybrać
> jeden z kilku pinów alternatywnych)?
> Czy też panuje tutaj pełna dowolność i na etapie projektowanie płytki
> mogę sobie poprowadzić najprostsze ścieżki, potem definiując połączenia
> w kodzie?
>

Tak na szybko z pamięci, w FPGA Xilinx-a piny są grupowane w bloki,
które mają oddzielne wejście zasilania VDD. Daje to możliwość pracy z
peryferiami pracującymi w różnych standardach napięciowych np. 3.3V,
2.5V, 1.8V
Piny należące do jednego bloku I/O będą pracowały w jednym standardzie.
Następna sprawa to wejścia/wyjścia różnicowe. Piny są przypisane są parami.

--
Pozdrawiam
Grzegorz