W dniu 30.06.2014 18:47, s...@g...com pisze:
> Jak krótko i zwięźle zapisać w VHDL'a np. coś takiego?:
>
> Q<=a(0) or a(1) .......... or a(n);
>

Dawno nie skrobałem w VHDL-u ale w Verilogu można to zapisać tak

reg [n:0] a;

Q = (a != n'b0); // nawias nie jest potrzebny ale jest czytelniej

Pozdrawiam
Grzegorz