W dniu poniedziałek, 30 czerwca 2014 23:39:33 UTC+2 użytkownik Jakub Rakus napisał:
> On 30.06.2014 21:15, s...@g...com wrote:
>
> >
>
> > A konkretnie jak mia�oby to wygl�da�?
>
> >
>
>
>
> tmp:=0;
>
> for I in 0 to n loop
>
> tmp:=tmp or a(I);
>
> end loop;
>
>
>
> >
>
> > A jak si� b�d� pier..li� w pisanin� a(0) or a(1) or a(2).... or a(n),
to synteza b�dzie lepsza? Nie �artuj..
>
> >
>
>
>
> Spr�buj chocia�by dla 10-bitowego wektora i zobacz sam jakie b�d�
>
> efekty. IMHO to nie ma znaczenia, ale wszystko mo�e zale�e� od
>
> syntezatora - ostatnio si� natkn��em na zupe�ne odmienne rozumienie tego
>
> samego kodu przed Synplify Pro i Lattice Synthesis Engine - ten drugi
>
> bez zaj�kni�cia tworzy dzia�aj�c� logik� z warunkami if rising_edge
>
> zagnie�d�onymi jeden w drugim.
>
>

Ja robię na XST. Z czystej ciekawości sprawdzę/porównam co syntezator "wypluje".
A tak w ogóle, to serdeczne dzięki za podpowiedź. Ja trochę stary pesel mam,
przyzwyczajony do malowania drutów, ale widzę jednak w HDL'u DUUŻE plusy.

O ile nie jest to potrzaskany wzorem C/C++ , Verilog :))

P.S. Lubię porządek. Zapewnia to Pascal i VHDL.