On 2012-11-11 01:05, Pszemol wrote:
> Ja widzę jedną rzecz która szkodzi - mianowicie taki plik źródłowy,
> plik tekstowy musiałby zawierać informację nie tylko o tym, że
> punkt A jest połączony z punktem B ale i też o tym gdzie/którędy
> to połączenie przebiega. Inaczej gdy zostawisz maszynie generację
> obrazu schematu z czystego zapisu połączeń to otrzymasz takie
> potworki jakie Quartus Altery robi z konfiguracji FPGA gdy każesz
> mu wyświetlić graficzną reprezentację połączeń, czyli RTL. Tragedia :-)

Nie zapominaj że mając listę połaczeń i wydzielone moduły, jak rownież
informacje czym sa połaczenia (szyna adresowa, sygnał analogowy itd)
może to zrobić lepiej niż z głupiej netlisty.

Ponadto siła takiego rozwiązania jest możliwośc oglądania *fragmentu*
schematu na żądanie: pokaż mi przebieg lini A1. I widzisz na schemacie
tylko elementy do których jest wpięta, cala reszta znika.

jesli chcesz ładny schemat na koniec, to można podejśc do sprawy jak do
pcb - odpalisz autorouter a nastepnie sam poprawisz położenia i
połaczenia. Tylko nie wiem po co tak naprawdę.