W dniu środa, 2 lipca 2014 12:48:40 UTC+2 użytkownik Adam Górski napisał:

>
>
> Ok. Jaka to fpga ? Na pewno s� tam jakie� mechanizmy dost�pu przez jtaga
>
> : podgl�d ram-u , podgl�d sygna��w itd czy nawet rejestratory z
wyzwalaniem.
>
>

XC6SLX45

>
> 1. Czy jeste� pewien zawarto�ci pami�ci - ale tak na 10000%? Czyli np
>
> rom ze wzorcem. Napisa�e� �e jest tam jaki� ram, ale mo�e by�
dwuportowy
>
> lub inna cholera.
>

Pierwsze co zrobiłem, jak zobaczyłem jak się to pieprzy, wstawiłem rom'a ze wzorce
32-zębnej piły (32kB). To samo. Mało tego, zrobiłem też próbę wstawiając adres
RD_ADDR jako dane do odczytu. To samo...

>
>
> 2. Mo�e by� te� tak �e w momencie rozpocz�cia przesy�ania FT czy�ci
>
> sobie fifo ,wiec nale�a�oby wpisa� do fifo dopiero jak zacznie si�
>
> odczyt po pc stronie. Na pewno jest to w sheecie opisane.
>
>

To powinno być pilnowane przez drajvery D2XX, a one są jakie są. Nie mam na to
wpływu.

>
> 3. Szuka�e� jaki� app note, white papers etc ?
>
>

Jasne, że tak.

http://www.ftdichip.com/Support/Documents/AppNotes/A
N_130_FT2232H_Used_In_FT245%20Synchronous%20FIFO%20M
ode.pdf

>
> VHDL nie wygl�da �le, mo�e ja bym go zrobi� ca�kowicie synchronicznie,
>
> albo przynajmniej synchronizowaďż˝ RST do zegara USB_CLK ( albo oba
>
> powy�sze ). Nie widz� reszty wiec nic wi�cej nie powiem.
>
>

Szkoda:{