W dniu 2022-07-19 o 15:09, heby pisze:

> Opisany w języku VHDL/Verilog jest *skrajnie* hierarchiczny. Tam
> wszystko w zasadzie jest podporządkowane hierarchi.

Nie znam VHDL/Verilog ale coś mi mówi, że schemat realizowany w scalaku
to nieco co innego niż schemat urządzenia.

>> Jak do programu dołożysz wewnątrz procedur wiele różnych goto gdzieś
>> do wnętrza innej procedury to program przestanie być czytelny.
>
> To nie używaj goto ;) Proste.

Ale jak procesor ma mieć możliwość podglądnięcia czegoś w zasilaniu, na
przykład dowiedzieć się:
- jaki jest poziom tętnień (aby zasygnalizować wysychające kondensatory
na długo zanim objawi się to inaczej),
- że zapas energii w kondensatorze (po wyłączeniu) wystarczy tylko na
dokończenie rozpoczętych zapisów do flasha,
- że akumulator ma już małą pojemność i pora go wymienić,
- że ktoś odłączył akumulator więc jak będzie przerwa w zasilaniu to nie
będzie podtrzymania,
to są to właśnie połączenia w schemacie odpowiadające goto w programie.

No dobra można uznać, ze blok zasilacza ma po prostu ileś wyjść i nie są
to goto tylko hierarchiczny fragment połączony wieloma połączeniami.
Ale słownie opisany taki schemat byłby dla mnie po prostu nieczytelny.
P.G.