On 19/07/2022 16:00, Piotr Gałka wrote:
>> Opisany w języku VHDL/Verilog jest *skrajnie* hierarchiczny. Tam
>> wszystko w zasadzie jest podporządkowane hierarchi.
> Nie znam VHDL/Verilog ale coś mi mówi, że schemat realizowany w scalaku
> to nieco co innego niż schemat urządzenia.

Mowa o schemacie elektronicznym. Opis *HDL ma cech pozwalajace "rysować"
w nim schematy, podobnie jak rysuje się je w Spice. Z tą róznicą, że nie
jest to płaski schemat, ale hierarchiczny. Co ułatwia analizę.

Routowanie ASICa to troche inne zagadnienie. Bliżej projektowania PCB.

>> To nie używaj goto ;) Proste.
> Ale jak procesor ma mieć możliwość podglądnięcia czegoś w zasilaniu, na
> przykład dowiedzieć się:
> - jaki jest poziom tętnień (aby zasygnalizować wysychające kondensatory
> na długo zanim objawi się to inaczej),
> - że zapas energii w kondensatorze (po wyłączeniu) wystarczy tylko na
> dokończenie rozpoczętych zapisów do flasha,
> - że akumulator ma już małą pojemność i pora go wymienić,
> - że ktoś odłączył akumulator więc jak będzie przerwa w zasilaniu to nie
> będzie podtrzymania,
> to są to właśnie połączenia w schemacie odpowiadające goto w programie.

I dokładnie takie połaczenia istnieją też w HDL. Albo są to "referencje
hierarchiczne", które są odpowiednikiem goto i równie ostro zwalczane,
albo ciągnie się osobną magistralę przez kilka poziomów hierarchi - w
ten sposób od razu widać *kto* jest zainteresowany tymi informacjami.

> No dobra można uznać, ze blok zasilacza ma po prostu ileś wyjść i nie są
> to goto tylko hierarchiczny fragment połączony wieloma połączeniami.
> Ale słownie opisany taki schemat byłby dla mnie po prostu nieczytelny.

Kwestia przyzwyczajenia. Podobnie jak do vi.