W dniu 13.04.2011 10:12, 4CX250 pisze:
> Użytkownik "Michoo" <m...@v...pl> napisał w wiadomości
>> wejściem/wyjściem szeregowym. Tylko ty podkreślasz, że NIE JEST takie.
>
> Nie. Ja podkreślam że nie jest wogóle rejestrem przesuwnym a tym
STOP. Co do tego się WSZYSCY zgadzamy.

> bardziej FIFO z jednoczesnym wskazaniem na rejestr Transmit Shift
> register że to on jest FIFO z przesuwaniem bitowym.
>
> FIFO (8-bitowe w tym przypadku) musi w takt zegara wpierw wystawić całe
> słowo 8bitowe na wyjście i dopiero wtedy gotowe jest zatrzasnąć kolejne
> nowe słowo z wejścia. Inaczej nastapi utrata informacji.
FIFO nie ma _zegara_ (rozumianego jako _cykliczne_ wyzwalanie) a ma w
ogólności 2 sygnały wyzwalające:
- włóż dane na pierwsze wolne pole
- wyjmij dane z pierwszego pola i przesuń wszystkie o jedno pole

oczywiście te sygnały mogą być ze sobą spięte.

Zastosowanie typowego sygnału zegarowego nie kluczowanego niczym jest
conajmniej dziwne, bo przy braku danych będziemy pakować do FIFO śmieci.

> Jeżeli nie ma sygnału zegarowego to znaczy że tego mechanizmu tam nie
> ma.
Jeżeli już włazimy w implementację samego procesora (a przynajmniej jak
się to zazwyczaj realizuje) to tam za dwa wspomniane wcześniej sygnały
sterujące FIFO robią odpowiednio:
- synchronizujący wewnętrzną pracę całego procesora zegar systemowy
(którego się zazwyczaj nie rysuje), kluczowany odpowiednim selektorem
adresu (zapis do UDR) - wstawienie danych
- zegar systemowy kluczowany sygnałem Transmit Register Empty i sygnałem
informującym, czy coś jest w FIFO - pobranie kolejnego bajtu

Schematycznie wygląda to tak:
BUS <-> FIFO <-> TSR
Ilość bajtów w FIFO nie ma znaczenia - działanie jest takie samo.

--
Pozdrawiam
Michoo