W dniu 07.12.2020 o 18:58, Atlantis pisze:
> On 07.12.2020 18:11, J.F. wrote:
>
>> Ale jakies nieokragle liczby, typu np 43 czy 56 ?
>> Czy mozesz to podzielic na licznik do 10 i np do 6 na starszej cyfrze ?
>
> To ma być klasyczny zegar, który później chciałbym wzbogacić o funkcję
> synchronizacji z DCF77. Typowy projekt edukacyjny. ;)
> Dlatego też nie byłoby większego problemu ze zliczaniem sekund i minut -
> młodsza część zawsze liczy od 0 do 9, od 0 do 5.
> Bardziej problematyczny jest licznik. Zależy mi trynie 24 godzinnym,
> więc mamy do czynienia z kilkoma możliwościami:
> - Jeśli starsza cyfra wynosi 0 ub 1, młodsza liczy od 0 do 9.
> - Jeśli starsza cyfra wynosi 2, młodsza liczy od 0 do 3.
>
> Prościej mi było to zaimplementować w postaci licznika binarnego i
> tłumaczyć na BCD.


Wręcz przeciwnie. Prościej zrobić asynchroniczne liczniki od 0 do 9 i od
0 do 5 łącząc je w kaskadę. Licznik asynchroniczny 0..9 liczący w górę
to cztery przerzutniki i jedna bramka AND
Jaki to konkretnie CPLD? Xilinx?

Coś mi się kojarzy, że w niektórych CPLD sygnały zegarowe wszystkich
przerzutników są na stałe połaczone ze sobą co wyklucza licznik
asynchroniczny. Z drugiej strony synchroniczny nie jest dużo bardziej
skomplikowany




> BTW czy gdzieś w VHDL-u istnieje możliwość uzyskania czegoś na wzór
> kompilacji warunkowej z języków programowania? Mam na myśli coś takiego,
> że przekazuje przez generic określoną wartość i w zależności od niej
> tworzę (lub nie) pewne sygnały wewnątrz portu albo architektury.
> Pozwoliłoby mi to zawsze oszczędzić trochę zasobów, bo w chwili obecnej
> niektóre instancje posiadają wyprowadzone sygnały, które są zdefiniowane
> w komponencie, ale których te konkretne instancje nie potrzebują.

syntezer powinien automatycznie zredukować nieistniejące połaczenia
redukując potrzebne zasoby


--
Pozdrawiam
Grzegorz