"Mario" <m...@p...onet.pl> wrote in message
news:irrflv$vsc$1@news.onet.pl...

>
>> Natomiast myślenie tak o sygnałach jest pierwszym krokiem do kłopotów...
>
> No tak ale to przegięcie, że w jednym procesie nie można dać (CLK'event
> and CLK='1') oraz (CLK'event and CLK='0') czyli, że nie można najpierw coś
> zrobić na zboczu narastającym a później coś innego na opadającym.

Oczywiście, że można. Musisz popatrzeć w makra od celek jak się to robi dla
twojej architektury i zrobić normalne "instantiate"
Nie można mówić o czymś najpierw czy później na innym zboczu. Ty nie
wykonujesz programu tylko syntetyzujesz logikę, sprawdzająć co pewien czas
jaki wychodzi z schemat z twojego kodu.
To jest piękne. Wszystko odbywa się równolegle.

Stawiasz dwa D flip-flopy i masz dwa niezależne "układy scalone" w jednej
logice ale taktowane tym samym zegarem.
Do FPGA trzeba sie przyzwyczaić i zacząć myśleć inaczej niż przy
programowaniu.

Musisz sobie zdawać sprawę, że jak masz 2 procesy nawet z tego samego
zegara, podobne to dane na ich wyjściach czy na wejściach Df-f nie muszą
wcale być w tej samej chwili i są podatne na setup time czy hold time
violations.
Musisz sobie zdawać sprawę, że do procesu clk'event nie możesz doprowadzić
niezsynchronizowanych sygnałów bo ci ich ten Df-f nie bedzie widział albo
generował hazardy zamiast tego co oczekujesz.