W dniu 2013-08-19 21:01, Jakub Rakus pisze:
> W dniu 18.08.2013 22:36, butek pisze:
>> W dniu 18.08.2013 21:46, Jakub Rakus pisze:
>>>
>>> A jakiś prosty analizator stanów logicznych dałoby radę łatwo na tym
>>> zrobić?
>>>
>> Dobrze działające analizatory się TYLKO na "tym" robi. Wszelkie cuda na
>> AVR'ach i ogólnie sekwencyjnie przetwarzających uC to lepsze, bądź
>> gorsze zabawki. Siłą FPGA jest właśnie przetwarzanie równoległe bez
>> opóźnień - a tego na uC nie osiągniesz nigdy.
>>
>
> No dobrze, to jeszcze jedno pytanie: czy ktoś poleciłby dobrą lekturę na
> ten temat, taką co poprowadzi od podstaw do bardziej wymyślnych
> projektów, może być angielskojęzyczna, bo jak widzę po naszemu niewiele
> tego jest.
>

No tu jest trochę kiepsko. O ile o samej składni jest tego dosyć sporo o
tyle o sprawach istotnych raczej mało.

Mówiąc o istotnych sprawach , mam na myśli: "Jak pisać żeby działało.."
Np bardzo mało podręczników czysto o VHDL lub verilogu mało mówi o
ogólnych zasadach takich jak synchronizacja sygnałów asynchronicznych
czy też o problemach w projektach gdzie występuje wiele asynchronicznych
zegarów.
Doświadczenie trzeba zebrać.

Adam