Re: VHDL vs. Verilog - Grupy dyskusyjne w eGospodarka.pl

eGospodarka.pl › Grupy › pl.misc.elektronika › VHDL vs. Verilog › Re: VHDL vs. Verilog

X-Received: by 10.50.153.39 with SMTP id vd7mr220735igb.9.1377032276082; Tue, 20 Aug
2013 13:57:56 -0700 (PDT)
X-Received: by 10.50.153.39 with SMTP id vd7mr220735igb.9.1377032276082; Tue, 20 Aug
2013 13:57:56 -0700 (PDT)
Path: news-archive.icm.edu.pl!agh.edu.pl!news.agh.edu.pl!news.cyf-kr.edu.pl!news.nask
.pl!news.nask.org.pl!news.unit0.net!news.glorb.com!fx3no3792725qab.0!news-out.g
oogle.com!he10ni2777qab.0!nntp.google.com!fx3no3792722qab.0!postnews.google.com
!glegroupsg2000goo.googlegroups.com!not-for-mail
Newsgroups: pl.misc.elektronika
Date: Tue, 20 Aug 2013 13:57:55 -0700 (PDT)
In-Reply-To: <kv0g6l$4iu$1@node2.news.atman.pl>
Complaints-To: g...@g...com
Injection-Info: glegroupsg2000goo.googlegroups.com; posting-host=81.219.220.14;
posting-account=67yd9woAAAAHUu8VHyA7Js47M98NE3m3
NNTP-Posting-Host: 81.219.220.14
References: <6...@g...com>
<kum3e0$4sa$1@node2.news.atman.pl>
<a...@g...com>
<kv0g6l$4iu$1@node2.news.atman.pl>
User-Agent: G2/1.0
MIME-Version: 1.0
Message-ID: <4...@g...com>
Subject: Re: VHDL vs. Verilog
From: s...@g...com
Injection-Date: Tue, 20 Aug 2013 20:57:56 +0000
Content-Type: text/plain; charset=ISO-8859-2
Content-Transfer-Encoding: quoted-printable
Xref: news-archive.icm.edu.pl pl.misc.elektronika:651226
[ ukryj nagłówki ]
W dniu wtorek, 20 sierpnia 2013 21:31:26 UTC+2 użytkownik Sebastian Biały napisał:
> On 2013-08-17 22:30, s...@g...com wrote:
>
> > A wystarczy napisać A<=B+C
>
>
>
> Tak, to faktycznie bardzo proste do pierwszego pytania: a to ma być
>
> unsigned, 1C, 2C czy może w kodzie Graya (i którym) i czy sumator ma być
>
> może szeregowy czy może równoległy?

Sprawa jest identyczna jak w każdym innym języku. Jeżeli dajmy na to napiszemy w
Pascalu a:=b+c; , to równie dobrze można postawić pytanie "czy te zmienne będą typu
integer, a może real?". Odpowiedź w obu przypadkach jest taka sama: jak se
zmienne/sygnały zadeklarujesz, tak masz. Standardowo przy zapisie A<=B+C narzędzia
implementujące zrobią Ci równoległy sumator. Ale jak chcesz, nie ma problemu, żeby
poskładać 1-no bitowe sumatory z przeniesieniem w VHDL'u w n-bitowy szeregowiec.
Tylko po co?