W dokumentacji układów scalonych z interfejsem SPI jest podana
maksymalna częstotliwość zegara SCLK. Jeśli układ jest wybrany
poprzez swój pin nSS, interpretacja tej wartości jest jasna.
Ale jak to się ma do sytuacji, gdy układ nie jest wybrany?
Moim zdaniem wtedy SCLK może być wielokrotnie wyższe od maksimum
danego układu, ale chciałbym się upewnić.

Przykład realny: PCF2127 (SCLK_MAX=6,5MHz) i Si4703 (SCLK_MAX=2,5MHz)
znajdują się na wspólnej szynie. Chciałbym z każdym z nich komunikować
się z maksymalną prędkością, na jaką dany układ pozwala poprzez
dynamiczną rekonfigurację SPI. Czy jeśli wybiorę PCF i zacznę nadawać
na 6,5MHz, to czy Si to zignoruje?

Pozdrawiam, Piotr