Witam
Dlaczego dla ukladu generatora przedstawionego jak ponizej na schemacie
http://www.przeklej.pl/plik/schemat555-jpg-00089o75t
6jo
wypełnienie przebiegu na wysciu OUT ukladu timera w fizycznie zmontowanym
ukladzie wynosi okolo 60%.
Teoria i programy symulacyjne (LTSpice) pokazuja ze wypełnienie powinno
wynosic 50%.
O wypełnieniu decyduje tutaj tylko rezystor R2 i kondensator C2.
Teoretycznie kondensator C2 jest ladowany przez R2 do napiecia 0,666 VCC a
nastepnie rozladowywany przez ten sam rezystor R2 do wartosci 0,333 Vcc wiec
wypelnienie powinno wynosic 50%.
Dlaczego wiec w zmontowanym ukladzie wypelnienie wynosi 60%. Tolerancja
elementow C2 i R2 nie da az tak znacznego bledu.