"MH" <l...@o...pl> wrote in message
news:3461.00002998.4bf010a2@newsgate.onet.pl...
> Najpierw opiszę co projektuję. Jest to rodzaj karty pomiarowej z 32
> przetwornikami A/D (próbkowanie 50MHz/kanał) , dane z tych przetworników
> są
> zbierane i transmitowane poprzez PCI do peceta. Wstępna obróbka danych
> jest
> robiona na FPGA z pewnych względów. Pecet też ma kupę roboty : dalsza
> obróbka
> zawiadowanie transmisją i takie tam.. Jednocześnie muszę w tym samym
> czasie
> kontrolować pewne inne parametry innych układów , które są na pokładzie
> PCB.
> Wpadłem na pomysł wykorzystania jakiegoś uC , któremu mógłbym zmieniać
> dane do
> kontroli reszty , a więc musi być reprogramowalny w układzie, czas
> programowania
> rzędu 1-2s , i pamięć programu/danych>=512kB.
>
> Jakoś nic mi się nie udało wyguglać.. Jak coś macie , proszę o link.

Jeśli już będziesz miał FPGA to czemu nie dasz większego i nie wsadzisz
procka do środka? Altera robi fajne FPGA serii Cyclone (dziś już seria III)
i do nich można wsadzić 32-bitowy procek Nios2. Większe kostki FPGA
mają sporo pamięci ram w środku. Kod mogą ładować z taniej pamięci CFI.

do góry

"Jerry1111" <j...@w...pl.pl.wp> wrote in message
news:hspq6g$1p3$1@news.onet.pl...
> Jak masz FPGA na tej plytce PCI, to wsadz procka w VHDLu, doloz kostke
> SDRAMu, a program do procka laduj przez driver z PCta. IMO najprosciej
> (pod wzgledem hardware).

He, he... napisałem swoje zanim przeczytalem Twoje i wyszło to samo :-)

do góry

>
>
> Ależ oczywiście nie podłączasz RAMu prosto do FPGA. Prockowi dajesz
> reset i gadasz z jego bootloaderem (przez co lubisz - SPI, UART itp).
> Procek sam wciska odebrane dane do RAMu. I teraz dwie wersje - albo
> weźmiesz procka z Flashem, któremu dodatkowo można podczepić SRAM (i
> wtedy dowolnie wymyślasz jego bootloader aby gadał z FPGA, może być
> nawet magistralą 4 lub 8-bitową + stroby) - albo w drugiej wersji
> bierzesz procka bez wewn. Flasha i korzystasz z możliwości bootloadera
> ROM'owego.

Do rozważenia !!

>
> Zresztą napisz gdzie właściwie chcesz trzymać n alternatywnych wsadów do
> procka? Za każdym razem pobierane są z komputera gadającego z FPGA?
>

Dokładnie tak.. Wracając do głównego wątka , jaki proceg sugerujesz ??

MH


--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

do góry

> "MH" <l...@o...pl> wrote in message
> news:3461.00002998.4bf010a2@newsgate.onet.pl...
> > Najpierw opiszę co projektuję. Jest to rodzaj karty pomiarowej z 32
> > przetwornikami A/D (próbkowanie 50MHz/kanał) , dane z tych przetworników
> > są
> > zbierane i transmitowane poprzez PCI do peceta. Wstępna obróbka danych
> > jest
> > robiona na FPGA z pewnych względów. Pecet też ma kupę roboty : dalsza
> > obróbka
> > zawiadowanie transmisją i takie tam..  Jednocześnie muszę w tym samym
> > czasie
> > kontrolować pewne inne parametry innych układów , które są na pokładzie
> > PCB.
> > Wpadłem na pomysł wykorzystania jakiegoś uC , któremu mógłbym zmieniać
> > dane do
> > kontroli reszty , a więc musi być reprogramowalny w układzie, czas
> > programowania
> > rzędu 1-2s , i pamięć programu/danych>=512kB.
> >
> > Jakoś nic mi się nie udało wyguglać.. Jak coś macie , proszę o link.
>
> Jeśli już będziesz miał FPGA to czemu nie dasz większego i nie wsadzisz
> procka do środka? Altera robi fajne FPGA serii Cyclone (dziś już seria III)
> i do nich można wsadzić 32-bitowy procek Nios2. Większe kostki FPGA
> mają sporo pamięci ram w środku. Kod mogą ładować z taniej pamięci CFI.
>

Ja co prawda robię na Xilinx'ie , ale ponieważ całość jest jeszcze w fazie
projektu , dlaczego nie Altera?? Sądzę , że cały ten bajzel można zapakować do
EP3C120. Jak kształtują się ceny układów Altery?? Tak mniej więcej ...

MH

--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

do góry

On 18/05/2010 10:20, MH wrote:
>> Jeśli już będziesz miał FPGA to czemu nie dasz większego i nie wsadzisz
>> procka do środka? Altera robi fajne FPGA serii Cyclone (dziś już seria III)
>> i do nich można wsadzić 32-bitowy procek Nios2. Większe kostki FPGA
>> mają sporo pamięci ram w środku. Kod mogą ładować z taniej pamięci CFI.
>>
>
> Ja co prawda robię na Xilinx'ie , ale ponieważ całość jest jeszcze w fazie
> projektu , dlaczego nie Altera?? Sądzę , że cały ten bajzel można zapakować do
> EP3C120. Jak kształtują się ceny układów Altery?? Tak mniej więcej ...

Znosnie. W mniejszych troche placisz za pamiec szeregowa EPCS do
konfiguracji, wieksze laduja config z flasha CFI.

ATSD Pszemol, to juz jest C4...


--
Jerry1111

do góry

MH wrote:

> U mnie jest jeszcze gorzej !! 32 kanały (12 bitów) , co daje 2,4GB/s...
> Stąd jak wcześniej napisałem wstępna obróbka jest wykonywana hardwarowo w FPGA ,
> resztę robi pecet. Aż tak rąbnięty nie jestem , żeby popełnić tak sztubacki bląd..
>
> MH

Szczerze mówiąc średnio wyobrażam sobie podłączenie do jednego FPGA
32 przetworników @ 12 bit i koszących @ 50Ms/s.
Albo wychodzi mi bardzo dużo pinów (>400), albo nierealnie wysokie częstotliwości
na multipleskowanej magistrali do nich.

do góry

"Jerry1111" <j...@w...pl.pl.wp> wrote in message
news:hsunc7$jqi$1@news.onet.pl...
> On 18/05/2010 10:20, MH wrote:
>>> Jeśli już będziesz miał FPGA to czemu nie dasz większego i nie wsadzisz
>>> procka do środka? Altera robi fajne FPGA serii Cyclone (dziś już seria
>>> III)
>>> i do nich można wsadzić 32-bitowy procek Nios2. Większe kostki FPGA
>>> mają sporo pamięci ram w środku. Kod mogą ładować z taniej pamięci CFI.
>>>
>>
>> Ja co prawda robię na Xilinx'ie , ale ponieważ całość jest jeszcze w
>> fazie
>> projektu , dlaczego nie Altera?? Sądzę , że cały ten bajzel można
>> zapakować do
>> EP3C120. Jak kształtują się ceny układów Altery?? Tak mniej więcej ...
>
> Znosnie.
> W mniejszych troche placisz za pamiec szeregowa EPCS do konfiguracji,
> wieksze laduja config z flasha CFI.

C120 to już jednak całkiem sporo kasy jest...

EP3C120F484C8N w detalu to prawie $400.
EP3C120F780C8 już ponad $400 za kostkę.

Ceny podaję Ci z USA, z witryny dystrybutora www.Arrow.com.

> ATSD Pszemol, to juz jest C4...

Tak... teraz sobie przypominam prezentację... masz rację.

do góry

On 19/05/2010 00:27, MrWebsky wrote:
> MH wrote:
>
>> U mnie jest jeszcze gorzej !! 32 kanały (12 bitów) , co daje 2,4GB/s...
>> Stąd jak wcześniej napisałem wstępna obróbka jest wykonywana hardwarowo w FPGA ,
>> resztę robi pecet. Aż tak rąbnięty nie jestem , żeby popełnić tak sztubacki bląd..
>>
>> MH
>
> Szczerze mówiąc średnio wyobrażam sobie podłączenie do jednego FPGA
> 32 przetworników @ 12 bit i koszących @ 50Ms/s.
> Albo wychodzi mi bardzo dużo pinów (>400), albo nierealnie wysokie częstotliwości
> na multipleskowanej magistrali do nich.
>

50Msps to jest wolno jak na FPGA. 400 pinow to 'srednio' - sa mniejsze,
sa wieksze (800-1000 pinow). Interfejsy szeregowe na drozszych FPGA daja
rade 3.125 i 6.25Gbps (serdes jest w FPGA). Nie da sie tego zrobic na
najtanszym Cyclone1, ale nie trzeba tutaj siegac po najdrozsze FPGA.


--
Jerry1111

do góry

> MH wrote:
>
> > U mnie jest jeszcze gorzej !!  32 kanały (12 bitów)  , co daje 2,4GB/s...
> > Stąd jak wcześniej napisałem wstępna obróbka jest wykonywana hardwarowo w FPGA ,
> > resztę robi pecet. Aż tak rąbnięty nie jestem , żeby popełnić tak sztubacki
bląd..
> >
> > MH
>
> Szczerze mówiąc średnio wyobrażam sobie podłączenie do jednego FPGA
> 32 przetworników @ 12 bit i koszących @ 50Ms/s.
> Albo wychodzi mi bardzo dużo pinów (>400), albo nierealnie wysokie częstotliwości
> na multipleskowanej magistrali do nich.
>
>

Coś mi się wydaje , że kolega nie jest na bieżąco. Jakie 400 pinów ?!
Na n-bitowy przetwornik potrzeba 4 piny !! Dane (LVDS) 2 piny , zegarek-1 pin ,
FRAME - 1 pin. Jakie nierealne częstotliwości ?! 12*50MHz=600MHz. Każdy
Virtex-2 łyka to bez problemu !! SPRAWDZONE PRAKTYCZNIE !!

MH


--
Wysłano z serwisu OnetNiusy: http://niusy.onet.pl

do góry

On Thu, 20 May 2010 16:12:06 +0200, MH wrote:
>Coś mi się wydaje , że kolega nie jest na bieżąco. Jakie 400 pinów ?!
>Na n-bitowy przetwornik potrzeba 4 piny !! Dane (LVDS) 2 piny , zegarek-1 pin ,
>FRAME - 1 pin. Jakie nierealne częstotliwości ?! 12*50MHz=600MHz. Każdy
>Virtex-2 łyka to bez problemu !! SPRAWDZONE PRAKTYCZNIE !!

Znajdzie sie tam 50 odbiornikow LVDS, czy przy synchronicznym zegarze
nie trzeba specjalnego odbiornika ?

J.

do góry