<s...@g...com> wrote in message
news:35f2f587-9fb6-431e-a815-aaac52ce115b@googlegrou
ps.com...
> Przy dużych projektach, to jak se projektant pojedzie na ryby,
> to ni Wuja po powrocie nie będzie wiedział po tygodniu
> o co mu chodziło i co napisał.
>
> Na schemacie zajęło by mu to góra godzinę.

Jest w tym temacie jedna zaleta trybu VHDL/Verilog nad graficznym...

Mianowicie "version control" - i porównywanie co się zmieniło
z wersji 1.45 do wersji 1.46 i 1.47 Twojego projektu...
Wrzucasz pliki tekstowe do takiego Starteam czy innego klienta
i pokazuje Ci pięknie każdą linijkę zmiany plików tekstowych.
Umożliwia Ci np. łączenie zmian z różnych odnóg projektów...
Tak jak to robią nasi koledzy z działów software (C/C++/Java itp).

Ja nie znam na dzień dzisiejszy narzędzia które wzięłoby jeden
plik *.bdf z Quartusa i porównało z drugim plikiem *.bdf i potem
ładnie, również graficznie, podkreśliło/zaakcentowało zmiany
naniesione między tymi plikami...

A to jest duża wada projektowania graficznego którą załatwia VHDL.