On 08.06.2018 09:04, J.F. wrote:

> Rodzina 82xx jest raczej asynchroniczna, szczegolnie 8251, ktory
> potrzebuje zegarow dopasowanych do transmisji, i wlasnie 8253, jesli
> on ma te zegary generowac. Nie bez powodu w pececie pojawil sie
> dodatkowy kwarc, 1.8costam.

To nie zmienia faktu, że 8251 posiada trzy wejścia zegarowe: TXC, RXC i
CLK. Do dwóch pierwszych podłącza się sygnał z baudrate generatora. CLK
ma być natomiast taktowany z zegara systemowego. W urządzeniach na 8080
podłączało sie tutaj wyjście zegarowe TTL układu 8224.
Chciałem jedynie wiedzieć skąd wziąć ten sygnał w systemie opartym na
6502. Do wyboru mam wyjście generatora (to samo, do którego podłączone
jest wejście Fi0 procesora) albo jedno z wyjść Fi1 i Fi2.

A w pecetach dodatkowy kwarc pojawiał się chyba tylko po to, żeby można
było tam łatwo zastosować częstotliwość dzielącą się bez reszty do
standardowej prędkości portu szeregowego. W moim przypadku nie ma to
wielkiego znaczenia, bo główny generator ma być napędzany kwarcem 4.032
MHz, który potem będzie dzielony przez 2 lub 4 (do wyboru zworką, w
zależności od typu procesora). Ta częstotliwość ładnie się dzieli na
potrzeby UART-a.

Podobne rozwiązanie zastosowałem w projekcie na MCY7880.


> A nie chcesz uzyc tego "pecetowego" ... 8250 ?

Parę sztuk 8251 oraz 8253 mam pod ręką. ;)


> Natomiast ... tak mi cos chodzi po glowie, ze
> -ktorys uklad wymagal doprowadzenia sygnalu zegarowego, bo mial
> "konstrukcje dynamiczna" ... czy to wlasnie nie 8251 ?
> pdf trzeba doczytac.

Tak. Właśnie 8251 posiada pin CLK, do którego podpinało się zegar systemowy.


> Byle jaki mial to byc zegar, byle dopuszczalnym w zakresie
> czestotliwosci sie miescil, ale najprosciej z procka pociagnac

Nie ma tutaj potrzeby zachowani synchroniczności czy coś? Nie ma
znaczenia którego"Fi" użyję?